JPS58195469A - 自己消弧形半導体装置 - Google Patents
自己消弧形半導体装置Info
- Publication number
- JPS58195469A JPS58195469A JP7547282A JP7547282A JPS58195469A JP S58195469 A JPS58195469 A JP S58195469A JP 7547282 A JP7547282 A JP 7547282A JP 7547282 A JP7547282 A JP 7547282A JP S58195469 A JPS58195469 A JP S58195469A
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- JP
- Japan
- Prior art keywords
- self
- extinguishing semiconductor
- arc
- parallel
- snubber
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/06—Circuits specially adapted for rendering non-conductive gas discharge tubes or equivalent semiconductor devices, e.g. thyratrons, thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Thyristors (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は直列接続し友複数個の自己消弧形半導体素子の
スナツバ回路の改良に関する。
スナツバ回路の改良に関する。
自己消弧形半導体素子、例えばＧＴＯを２個直列接続し
て使用する場合、従来はターンオフ直後の過渡的な電圧
分担のアンバランスを抑制するため、それぞれのＧＴＯ
に同じ構成のスナツノく回路を設けていた。
て使用する場合、従来はターンオフ直後の過渡的な電圧
分担のアンバランスを抑制するため、それぞれのＧＴＯ
に同じ構成のスナツノく回路を設けていた。
第１図に、従来のＧＴＯ績置装一例回路を示す。
２つのゲートター／オフサイリスタＧＴＯ１と（Ｊ Ｔ
０２が直列接続され、回路インダクタンスＬ１に有す
る回路をスイッチングしているものとする。
０２が直列接続され、回路インダクタンスＬ１に有す
る回路をスイッチングしているものとする。
％素子ＧＴＯ１およびＧＴＯ２には、それぞれ分圧用抵
抗−ａＲｌおよびＲ２が並列接続されている。
抗−ａＲｌおよびＲ２が並列接続されている。
また、各素子ＧＴＯ１およびＧＴＯ２に、それぞれスナ
ツバ回路が並列接続される。各スナツバ回路は、抵抗器
Ｒａ１（またはＲｓ鵞）とコンデンサＣｓ １ （ま７
ｔｔｌＣａｌ）の直列体と、この抵抗器Ｒ１１（または
Ｒａｍ）に対してＧＴＯと同一の向きに並列候絖された
ダイオードＤ１．（またはＤ−３）から成る。ＧＣＩお
よびＧＣ２は、各ＧＴＯのゲート回路であって、直列接
続され九ＧＴＯ１およびＧＴＯ２に同時にオンゲート信
号およびオフゲート信号を与える。
ツバ回路が並列接続される。各スナツバ回路は、抵抗器
Ｒａ１（またはＲｓ鵞）とコンデンサＣｓ １ （ま７
ｔｔｌＣａｌ）の直列体と、この抵抗器Ｒ１１（または
Ｒａｍ）に対してＧＴＯと同一の向きに並列候絖された
ダイオードＤ１．（またはＤ−３）から成る。ＧＣＩお
よびＧＣ２は、各ＧＴＯのゲート回路であって、直列接
続され九ＧＴＯ１およびＧＴＯ２に同時にオンゲート信
号およびオフゲート信号を与える。
ところで、このよりなＧＴＯ装置では、ターンオフ時に
、各ＧＴＯに順方向に印加されるスパイク電圧が、単一
のＧＴＯ装置の場合に比べて高くなってしまう。すなわ
ち、ＧＴＯＩとＧＴＯ２が同時に消弧する瞬間には、Ｌ
ｎＤ ｌ、−ｅＣｍ＠４Ｄ＠＠→ＣＩｌの回路で、順方
向電圧を吸収しようとするが、コンデンサＣＩ、とＣ−
２が直列となるため、スナツパコンデンサの容量として
ｕ ％ Ｃｓ １＝ Ｃｓ ＊＝Ｃｍとするとき、Ｃｓ
／２として動作することとミ ５・ １．’ｌｌｉ。
、各ＧＴＯに順方向に印加されるスパイク電圧が、単一
のＧＴＯ装置の場合に比べて高くなってしまう。すなわ
ち、ＧＴＯＩとＧＴＯ２が同時に消弧する瞬間には、Ｌ
ｎＤ ｌ、−ｅＣｍ＠４Ｄ＠＠→ＣＩｌの回路で、順方
向電圧を吸収しようとするが、コンデンサＣＩ、とＣ−
２が直列となるため、スナツパコンデンサの容量として
ｕ ％ Ｃｓ １＝ Ｃｓ ＊＝Ｃｍとするとき、Ｃｓ
／２として動作することとミ ５・ １．’ｌｌｉ。
従って、単一のＧＴＯ：ｉ□−合に比べ、スナツバコン
デンサの容量を増やさぬ限り、順方向スパイク電圧が増
大してしまう。
デンサの容量を増やさぬ限り、順方向スパイク電圧が増
大してしまう。
また、各素子ＧＴＯＩとＧＴＯ２のターンオフ特性が揃
っていない場合には、ターンオフ直後に過渡的な電圧分
担のアンバランスが生じ、これが分圧抵抗Ｒ，、Ｒ，で
決まる分担電圧に落ち着くまでには、ｔ＝ｃｓＸＲｚの
時定数で決まる時間ｔ−壷する（例えばＣ−＝４μＦ、
Ｒ，＝２０にΩの定数ではｔ ＝８０ ｍ ｍとなる）
。一般的なＧＴＯ、のオンオフ周期（数ｍｍ）ではＲｒ
、 Ｒ嘗で決まる分担電圧まで放電しきれないことに
なり、定常状態における分担電圧にもアンバランスが生
じる。
っていない場合には、ターンオフ直後に過渡的な電圧分
担のアンバランスが生じ、これが分圧抵抗Ｒ，、Ｒ，で
決まる分担電圧に落ち着くまでには、ｔ＝ｃｓＸＲｚの
時定数で決まる時間ｔ−壷する（例えばＣ−＝４μＦ、
Ｒ，＝２０にΩの定数ではｔ ＝８０ ｍ ｍとなる）
。一般的なＧＴＯ、のオンオフ周期（数ｍｍ）ではＲｒ
、 Ｒ嘗で決まる分担電圧まで放電しきれないことに
なり、定常状態における分担電圧にもアンバランスが生
じる。
このため、ターンオン時のスイッチングパワーが史に大
きくなり、素子破壊に至る危険性がある。
きくなり、素子破壊に至る危険性がある。
本発明の目的は、直列接続され九複数の自己消弧形半導
体系子がターンオフした直後の過渡的なスパイク電圧を
抑制することのできる自己消弧形半導体装置を提供する
ことである。
体系子がターンオフした直後の過渡的なスパイク電圧を
抑制することのできる自己消弧形半導体装置を提供する
ことである。
本発明の特徴は１．．１コンデンサを含むスナツパ回１
、−、：□ ｔＩｌＩヲ、自己消弧形半導体素子の直列回路に対して
一：・・１．。
、−、：□ ｔＩｌＩヲ、自己消弧形半導体素子の直列回路に対して
一：・・１．。
並列に蝋続することにある。曳
以ド、本発明の一実施例を第２図、第３図により説明す
る。
る。
直流電源Ｅｏから充電抵抗Ｒｃｅ介してコンデンサＣ３
に光電され九電荷は、直列に接続され九〇ＴＯＩ、ＧＴ
Ｏ２がオンすると放電抵抗ＲＩＩ％回路インダクタンス
Ｌを介して放電する。その後、ＧＴＯｌ、ＧＴＯ２をオ
フすると、回路インダクタンスＬに蓄えられたエネルギ
ーはスナツパダイオードＤ−を介してスナツバコンデン
サＣ−に充電される。このオフ動作が終了し、次のオン
動作に至るまでの定常期間のＧＴＯＩ、ＧＴＯ２の電圧
分担は、分圧抵抗器ｔｂ 、 Ｒ＊の比で決定される。
に光電され九電荷は、直列に接続され九〇ＴＯＩ、ＧＴ
Ｏ２がオンすると放電抵抗ＲＩＩ％回路インダクタンス
Ｌを介して放電する。その後、ＧＴＯｌ、ＧＴＯ２をオ
フすると、回路インダクタンスＬに蓄えられたエネルギ
ーはスナツパダイオードＤ−を介してスナツバコンデン
サＣ−に充電される。このオフ動作が終了し、次のオン
動作に至るまでの定常期間のＧＴＯＩ、ＧＴＯ２の電圧
分担は、分圧抵抗器ｔｂ 、 Ｒ＊の比で決定される。
本実施例によれば、ＧＴＯＩ、ＧＴＯ２のターンオフ動
作が揃っている場合は、回路インダクタンスＬのエネル
ギーを吸収するスナツバコンデンサの谷駿はＣＩとして
動作する丸め、ターンオフｌＬ後のスパイク電圧ｔ−梃
来よりも小さくできる。
作が揃っている場合は、回路インダクタンスＬのエネル
ギーを吸収するスナツバコンデンサの谷駿はＣＩとして
動作する丸め、ターンオフｌＬ後のスパイク電圧ｔ−梃
来よりも小さくできる。
例えば、回路定数を下記のように仮定した場合、従来方
式に２ける回路インダクタンスＬによるスナツバコンデ
ンサ（従来方式ではＣＩ／２％本実施例ではＣｍ ）の
過充電電圧Δ■１は（１）式よりΔ■１ξ１４００Ｖ、
本実施例における過充電電圧Δ■、は（２）式によプΔ
ｖ、＝ｉｏｏｏｖとなる。
式に２ける回路インダクタンスＬによるスナツバコンデ
ンサ（従来方式ではＣＩ／２％本実施例ではＣｍ ）の
過充電電圧Δ■１は（１）式よりΔ■１ξ１４００Ｖ、
本実施例における過充電電圧Δ■、は（２）式によプΔ
ｖ、＝ｉｏｏｏｖとなる。
直流電源電圧 ＨＤ ＝１０００ＶＧＴＯＬ
中断電流 ｉ ｏｔｏ ”： １００ＯＡ回路イン
ダクタンス Ｌ ＝４μＨスナツバコンデンサ
Ｃ５＝４μＦ この値を（３）式に代入して各方式におけるＧＴＯｌケ
当りのスパイク電圧■νＰ を求めると、こＣで、Δ■
：過充電電圧（Δ■、又はΔｖｌ）従来方式では１２０
０Ｖ、本実施例”ｔ’Ｆｉｔｏｏｏｖとなり、従来方式
に比ベターンオフ直後のスパイク電圧を抑制する効果が
大きい。
中断電流 ｉ ｏｔｏ ”： １００ＯＡ回路イン
ダクタンス Ｌ ＝４μＨスナツバコンデンサ
Ｃ５＝４μＦ この値を（３）式に代入して各方式におけるＧＴＯｌケ
当りのスパイク電圧■νＰ を求めると、こＣで、Δ■
：過充電電圧（Δ■、又はΔｖｌ）従来方式では１２０
０Ｖ、本実施例”ｔ’Ｆｉｔｏｏｏｖとなり、従来方式
に比ベターンオフ直後のスパイク電圧を抑制する効果が
大きい。
以上の状況を第３図に示す。時点ｔ、にオフゲート信号
を与え、ｔ１〜ｔ！間が過渡時、ｔ、からターンオンゲ
ート信号を与えるｔ、までか定常状態である。
を与え、ｔ１〜ｔ！間が過渡時、ｔ、からターンオンゲ
ート信号を与えるｔ、までか定常状態である。
また、ターンオフ動作が揃わないでターンオフ直後に過
渡的な電圧分担のアンバランスが生じても定常的には分
圧抵抗Ｒｔ 、 Ｒｔで決まる分担電圧に揃う効果があ
る。
渡的な電圧分担のアンバランスが生じても定常的には分
圧抵抗Ｒｔ 、 Ｒｔで決まる分担電圧に揃う効果があ
る。
しかし、素子特性の不揃いの程度によってはターンオフ
直後の幾時間の間、電圧分担が極端にアンバランスする
か、若しくは一つのＧＴＯで全電圧を負担することも考
えられる。この原因は、スイッチング過渡時における各
ＧＴＯの有する内部キャパシタンスＣＩが異なるためと
考えられる。
直後の幾時間の間、電圧分担が極端にアンバランスする
か、若しくは一つのＧＴＯで全電圧を負担することも考
えられる。この原因は、スイッチング過渡時における各
ＧＴＯの有する内部キャパシタンスＣＩが異なるためと
考えられる。
この友め、第４図に示す他の実施例では各ＧＴＯに並列
に、Ｃｓよシ十分に容量の小さな（約１／１ＯＮりコン
デンサＣＩ、 とＣ１ｌ を接続した。
に、Ｃｓよシ十分に容量の小さな（約１／１ＯＮりコン
デンサＣＩ、 とＣ１ｌ を接続した。
本実施例によれば、ターン・オフスイッチング過渡時の
電圧分担は内部キャパシタンスＣ・を無視できる＄Ａ度
のコンデンサＣ−１とＣｓｌ で決定でき、定常時の
電圧分担は前実−例と同様、分圧抵抗器Ｒ，、Ｒ，で決
定される効果がある。
電圧分担は内部キャパシタンスＣ・を無視できる＄Ａ度
のコンデンサＣ−１とＣｓｌ で決定でき、定常時の
電圧分担は前実−例と同様、分圧抵抗器Ｒ，、Ｒ，で決
定される効果がある。
第５図Ｆ１更に他の実施例を示す。
本実施例では前述した実施例で挿入したコンデンサＣｓ
ｌ、Ｃ＠１ の外に、並列に電圧依存性抵抗素子やツ
ェナーダイオード等の定電圧要素Ｒｘ１ｇＲ１，を接続
した。
ｌ、Ｃ＠１ の外に、並列に電圧依存性抵抗素子やツ
ェナーダイオード等の定電圧要素Ｒｘ１ｇＲ１，を接続
した。
本実施例によれば、第６図に示すようにターンオフ時の
回路インダクタンスＬによるスパイク電圧を、電圧依存
性抵抗器Ｒｇの持つツェナー特性（その電圧ｋＶ’ｓ
とする）によって制限できる丸め、定゛ｇ時の電圧分
担だけでなく、過°渡的な電圧分担も均一化することが
できる効果がある。
回路インダクタンスＬによるスパイク電圧を、電圧依存
性抵抗器Ｒｇの持つツェナー特性（その電圧ｋＶ’ｓ
とする）によって制限できる丸め、定゛ｇ時の電圧分
担だけでなく、過°渡的な電圧分担も均一化することが
できる効果がある。
本発明によれば、複数個直列殻続した自己消弧形半導体
素子のターンオフ時の過渡的なスパイク電圧を、スナツ
バコンデンサの容量を増すことなしに小さく抑えること
ができる。
素子のターンオフ時の過渡的なスパイク電圧を、スナツ
バコンデンサの容量を増すことなしに小さく抑えること
ができる。
、、１１□
４”１１０１戸０繕１′１１“
８３図はそれぞれ本・・発−の第１の実施例の構成おイ
よび動作説明図、−４図は本発明の第２の実施例
１の構成図、第５囚および第６図はそれぞれ本
発明の第３の実施例の構成及び効果説明図である。 ｕＴＯｌ、ＧＴＯ２・・・ゲートターンオフサイリスタ
、ＧＣＩ、ＧＣ２・・・ゲート回路、Ｒｔ 、Ｒｔ・
・・分圧用抵抗器、Ｒ−・・・スナツバ抵を器、Ｃａ・
・・スナツバコンデンサ、Ｄａ・・・スナツパダイオー
ド、Ｃａｌ、Ｃｓｌ ・・・追加コンデンサ、Ｅｉｘ”
・定電圧要素。 ３ も １ い １ 第 ２Ｂ 篤 ３ 巳 ￥１４Ｉ２１
１の構成図、第５囚および第６図はそれぞれ本
発明の第３の実施例の構成及び効果説明図である。 ｕＴＯｌ、ＧＴＯ２・・・ゲートターンオフサイリスタ
、ＧＣＩ、ＧＣ２・・・ゲート回路、Ｒｔ 、Ｒｔ・
・・分圧用抵抗器、Ｒ−・・・スナツバ抵を器、Ｃａ・
・・スナツバコンデンサ、Ｄａ・・・スナツパダイオー
ド、Ｃａｌ、Ｃｓｌ ・・・追加コンデンサ、Ｅｉｘ”
・定電圧要素。 ３ も １ い １ 第 ２Ｂ 篤 ３ 巳 ￥１４Ｉ２１
Claims (1)
- １．１１数の自己消弧形半導体系子の直列体に対して並
列に、コンデンサを富むスナツバ回路を接続して成る自
己消弧形半導体装置。 ２、特許請求の範囲第１項において、上記複数の自己消
弧形半導体素子は、それぞれ並列接続された分圧用抵抗
器を儂え九自己消弧形半導体装置。 ３、特許請求の範囲第１ｍまたは［２項において、上記
スナツバ回路は、抵抗器とコンデンサの直列体と、この
抵抗器に対して自己消弧形半導体素子と同じ向きに並列
接続されたダイオードから成る自己消弧形半導体装置。 ４、特許請求の範囲第１項、！ｓ２項ま九は第３項にお
いて、上記複数の自己消弧形半導体素子は、それぞれ並
列接続され九コンデンサを儂え九自己消弧形半導体装置
。 ５、特許請求の範囲第４項において、上記複数の自己消
弧形半導体素子は、それぞれ並列接続され九定電圧費素
を備え九自己消弧形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7547282A JPS58195469A (ja) | 1982-05-07 | 1982-05-07 | 自己消弧形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7547282A JPS58195469A (ja) | 1982-05-07 | 1982-05-07 | 自己消弧形半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58195469A true JPS58195469A (ja) | 1983-11-14 |
Family
ID=13577276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7547282A Pending JPS58195469A (ja) | 1982-05-07 | 1982-05-07 | 自己消弧形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02197293A (ja) * | 1989-01-23 | 1990-08-03 | Matsushita Electric Ind Co Ltd | ゲートドライブ回路 |
| US6695733B2 (en) | 2001-01-12 | 2004-02-24 | The Gates Corporation | Low growth power transmission belt |
-
1982
- 1982-05-07 JP JP7547282A patent/JPS58195469A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02197293A (ja) * | 1989-01-23 | 1990-08-03 | Matsushita Electric Ind Co Ltd | ゲートドライブ回路 |
| US6695733B2 (en) | 2001-01-12 | 2004-02-24 | The Gates Corporation | Low growth power transmission belt |
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