JPS58190128A - パワ−トランジスタのスイツチ回路 - Google Patents
パワ−トランジスタのスイツチ回路Info
- Publication number
- JPS58190128A JPS58190128A JP57073698A JP7369882A JPS58190128A JP S58190128 A JPS58190128 A JP S58190128A JP 57073698 A JP57073698 A JP 57073698A JP 7369882 A JP7369882 A JP 7369882A JP S58190128 A JPS58190128 A JP S58190128A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power transistor
- turned
- collector
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明ハパワート２ンジスタＯスイッチｉ路に関する
。
。
一般ニパワートランジスタのスイッチング物性はＩＩＦ
＆１図に示すよう（定−される、すなわちベース電ＲＩ
Ｍを諷したことによってコレクタ電流ＩＣが出力された
とき、その上昇時間１．及び下降時間すはコレクタ１ｋ
ＩＣの亀大振−１０％から９０−の閾の値を叢化すると
龜に＊する＆ｉＦ間として表梳される。なおｔｄは迦凰
へ陶、’Ｉは１極時間である。パワートランジスタがオ
フの状朦からオン動作を完了するまでの時間をターンオ
ン時間。
＆１図に示すよう（定−される、すなわちベース電ＲＩ
Ｍを諷したことによってコレクタ電流ＩＣが出力された
とき、その上昇時間１．及び下降時間すはコレクタ１ｋ
ＩＣの亀大振−１０％から９０−の閾の値を叢化すると
龜に＊する＆ｉＦ間として表梳される。なおｔｄは迦凰
へ陶、’Ｉは１極時間である。パワートランジスタがオ
フの状朦からオン動作を完了するまでの時間をターンオ
ン時間。
オンの状態からオン動作を完了するまでの時！！１をタ
ーンオフ時間と叶び、それぞれ ターンオン時間＝ｔｄ＋ｔｒ ターンオフ時間＝ １ 、 ＋１７ として夛わされる。
ーンオフ時間と叶び、それぞれ ターンオン時間＝ｔｄ＋ｔｒ ターンオフ時間＝ １ 、 ＋１７ として夛わされる。
パワートランジスタのスイッチングにおいて１費なこと
はコレクタ損失を小さくして、充分なコレクタ損失訛を
諏すことである。換舊すれは、いかにしてターンオン時
間、ターンオフ時間を組かくするかである。ターンオン
、ターンオフの過−ではパワートランジスタに大きなコ
レクタ損失を生じ、使用方法によってＵ）ランジスタの
破壊につながることもある。
はコレクタ損失を小さくして、充分なコレクタ損失訛を
諏すことである。換舊すれは、いかにしてターンオン時
間、ターンオフ時間を組かくするかである。ターンオン
、ターンオフの過−ではパワートランジスタに大きなコ
レクタ損失を生じ、使用方法によってＵ）ランジスタの
破壊につながることもある。
パワートランジスタはターンオフ時のコレクタ（損失が
ターンオン時に比較して社るかに大鮒い。
ターンオン時に比較して社るかに大鮒い。
これはターンオフ時間がターンオン時間よにもはるかに
長いためである。し丸がってコレクタ損失を低減させる
丸めＫはターンオフ時間を値かくするのが最も有効であ
る。パワートランジスタのオン時のコレクタ損失を軽減
するために必要なペース電流の約２倍の電流を流し、コ
レクタと工にツタとの関にかかる電圧ｒｃＥを飽和させ
て使用するのが普通である。ベース電流を多く流すむと
Ｋよりターンオフ時間を短かくする効果があるが、反面
トランジスタのベース領域Ｋｍ剰電荷が生じ、蓄積時間
ｔ、が長くなる丸め、ターンオフ時１％１１４も長くな
ってターンオフ時のコレクタ損失が増大するようになる
。
長いためである。し丸がってコレクタ損失を低減させる
丸めＫはターンオフ時間を値かくするのが最も有効であ
る。パワートランジスタのオン時のコレクタ損失を軽減
するために必要なペース電流の約２倍の電流を流し、コ
レクタと工にツタとの関にかかる電圧ｒｃＥを飽和させ
て使用するのが普通である。ベース電流を多く流すむと
Ｋよりターンオフ時間を短かくする効果があるが、反面
トランジスタのベース領域Ｋｍ剰電荷が生じ、蓄積時間
ｔ、が長くなる丸め、ターンオフ時１％１１４も長くな
ってターンオフ時のコレクタ損失が増大するようになる
。
第２図〜ｔＩｇ４図は従来例を示す一路とそＯ動作波形
を示す、第２−に示す構威轄入力信号がペースに与えら
れるトランジスタＱ１．そのコレクタ抵抗Ｒ１，そのコ
レクタに抵抗λ２を介してペースが接続されるトランジ
スタＱ２．そのコレクタ抵抗Ｒ５゜トランジスタＱ２０
エンツタがベースＫｍ絖され九パワートランジスタＱ、
とからなる。
を示す、第２−に示す構威轄入力信号がペースに与えら
れるトランジスタＱ１．そのコレクタ抵抗Ｒ１，そのコ
レクタに抵抗λ２を介してペースが接続されるトランジ
スタＱ２．そのコレクタ抵抗Ｒ５゜トランジスタＱ２０
エンツタがベースＫｍ絖され九パワートランジスタＱ、
とからなる。
トランジスタＱ１がオフとなつ九とき、正電源ＶＣｅか
ら抵抗Ｒ１，ｊｆ２を通してトランジスタＱ２にベース
電流が訛れ、トランジスタ０２ Ｆ１オンとされる。す
ると正ｔｄｉ Ｖｅｘよ妙抵抗Ｒ３を過してベース電ｋ
ｌＢかパワートランジスタＱｏＫ供給されてオンとなる
。これにより外ｓＫ線接続れた負性を通してコレクタ１
１諏１ｃが流れる。又トランジスタＱ１かオンとなつえ
ときはトランジスタＱ２のペースｔｆｋが諏れなくなり
、トランジスタＱ２はオフし、したがってパワートラン
ジスタＱ＃は過剰電伺の減少とと４にオフする。この構
成ではパワートランジスタＱｍ ｏ過剰電性を外部に放
出する手段がないために第２図に示すように蓄積時間１
．が長くなる欠点がある。
ら抵抗Ｒ１，ｊｆ２を通してトランジスタＱ２にベース
電流が訛れ、トランジスタ０２ Ｆ１オンとされる。す
ると正ｔｄｉ Ｖｅｘよ妙抵抗Ｒ３を過してベース電ｋ
ｌＢかパワートランジスタＱｏＫ供給されてオンとなる
。これにより外ｓＫ線接続れた負性を通してコレクタ１
１諏１ｃが流れる。又トランジスタＱ１かオンとなつえ
ときはトランジスタＱ２のペースｔｆｋが諏れなくなり
、トランジスタＱ２はオフし、したがってパワートラン
ジスタＱ＃は過剰電伺の減少とと４にオフする。この構
成ではパワートランジスタＱｍ ｏ過剰電性を外部に放
出する手段がないために第２図に示すように蓄積時間１
．が長くなる欠点がある。
第３図に示す構成はこの欠点を改善するためにパワート
ランジスタＱ−のペース、ヱｉツタＵＫｍ抗Ｒ４を振鹸
した−のである。この＃に＃、ではトランジスタＱ２が
オフしえ場合、パワートランジスタＱｅｏ逸拳、１褐が
抵抗Ｊ４を過して電流ＩＢ２とな゛つて放電される。し
九がって過燭電衡の減少が早１０賽積時間１．が蚊細さ
れるようになる。この場合抵抗Ｒ４の抵抗値が低い程過
剰電荷０紙少が早くなるが、ト２ンジスタＱ２謔；オン
０場合ト２ンジスタＱ２ｃＦｉ、パワートランジスタＱ
、のベース電流のほかに抵抗Ｒ４Ｋｔすれる篭諏Ｉλ４
が諏れることＫなり、抵抗λ４の抵抗値か低い極、電流
ＩＢ４が増大し、圧電１１１．１？ンジスタＱ２として
客蓋の大きい一〇が必要となる。
ランジスタＱ−のペース、ヱｉツタＵＫｍ抗Ｒ４を振鹸
した−のである。この＃に＃、ではトランジスタＱ２が
オフしえ場合、パワートランジスタＱｅｏ逸拳、１褐が
抵抗Ｊ４を過して電流ＩＢ２とな゛つて放電される。し
九がって過燭電衡の減少が早１０賽積時間１．が蚊細さ
れるようになる。この場合抵抗Ｒ４の抵抗値が低い程過
剰電荷０紙少が早くなるが、ト２ンジスタＱ２謔；オン
０場合ト２ンジスタＱ２ｃＦｉ、パワートランジスタＱ
、のベース電流のほかに抵抗Ｒ４Ｋｔすれる篭諏Ｉλ４
が諏れることＫなり、抵抗λ４の抵抗値か低い極、電流
ＩＢ４が増大し、圧電１１１．１？ンジスタＱ２として
客蓋の大きい一〇が必要となる。
蓄積時間１．を短縮するため０匍の例として第４図に示
す構成が知られている。これねパワートランジスタＱ−
のペース、エミッタ勤に縁杭Ｒ３，トランジスタＱ５を
飯絖し、そのペースを抵抗Ｒ４を介してトランジスタＱ
１のコレクタＫｍ続シタものである。こり構成によれば
、トランジスタＱ１がオンの場合、トランジスタＱ２
がオンと１１に、パワートランジスタＱ−に刺しパース
亀Ｉｔ ｌＥｌ をを流す、又ｌ）／ジスタＱ１がオフ
０躯金、トランジスタＱ５ｔｒｒｉｙと１に−、パワー
トランジスタＱ。
す構成が知られている。これねパワートランジスタＱ−
のペース、エミッタ勤に縁杭Ｒ３，トランジスタＱ５を
飯絖し、そのペースを抵抗Ｒ４を介してトランジスタＱ
１のコレクタＫｍ続シタものである。こり構成によれば
、トランジスタＱ１がオンの場合、トランジスタＱ２
がオンと１１に、パワートランジスタＱ−に刺しパース
亀Ｉｔ ｌＥｌ をを流す、又ｌ）／ジスタＱ１がオフ
０躯金、トランジスタＱ５ｔｒｒｉｙと１に−、パワー
トランジスタＱ。
１．の過剰電性を抵抗Ｒ５を介して亀ｊｉ Ｉｈ２とし
て負電ｉ１１ＪＥ Ｋ流す、これによ如第４図の特性−
−に示すように蓄積時間ｔ＃は大幅に燦ＪｉｌＩされる
。この構成によればターンオン時間、ターンオフ時間を
別々に設定できる利点があるが、反面トランジスタＱ５
．負電像を必畳とする丸め、１ＩｌＩＩ綱威が複雑とな
るし、製作費もそれだけ高くなる。
て負電ｉ１１ＪＥ Ｋ流す、これによ如第４図の特性−
−に示すように蓄積時間ｔ＃は大幅に燦ＪｉｌＩされる
。この構成によればターンオン時間、ターンオフ時間を
別々に設定できる利点があるが、反面トランジスタＱ５
．負電像を必畳とする丸め、１ＩｌＩＩ綱威が複雑とな
るし、製作費もそれだけ高くなる。
この発＃４Ｆｉ簡率な構成により、過剰電性をすみやか
に放電させてターンオフ時間を殻ｍさせる仁とを目的と
する。
に放電させてターンオフ時間を殻ｍさせる仁とを目的と
する。
仁の発明の実施例を亀５図によって説鞠する。
ｍ−から理解されるように１第５図の構成において抵抗
λ４０使用を止め、これに代えてダイオードＤをパワー
トランジスタＱ−のペースとトランジスタＱ１のコレク
タとＯ１＆ｕＫ、こ０コレタタに向かつて穎方同となる
ように接続したものである。この構成において、トラン
ジスタＱ１がオフ（１４，合、正電源Ｖｅｅより抵抗Ｒ
１，λ２を通してトランジスタＱ２にベース電流が供給
され、トランジスタＱ２がオンとされる。これによりパ
ッートランジスタｑ＃にベース亀ｆｋ ＩＢｌが供給さ
れ、パワートランジスタＱａｉオンとなる。こｃＩ−合
、ペース電入Ｉｊ１１ ｈパワートランジスタＱ−のペ
ースｔ ｋ Ｏ船２倍機度とされ、パワートランジスタ
Ｑ−のコレクタ、エミッタ關の電圧ＶＣＥ Ｆｉ充分小
さくサレる。
λ４０使用を止め、これに代えてダイオードＤをパワー
トランジスタＱ−のペースとトランジスタＱ１のコレク
タとＯ１＆ｕＫ、こ０コレタタに向かつて穎方同となる
ように接続したものである。この構成において、トラン
ジスタＱ１がオフ（１４，合、正電源Ｖｅｅより抵抗Ｒ
１，λ２を通してトランジスタＱ２にベース電流が供給
され、トランジスタＱ２がオンとされる。これによりパ
ッートランジスタｑ＃にベース亀ｆｋ ＩＢｌが供給さ
れ、パワートランジスタＱａｉオンとなる。こｃＩ−合
、ペース電入Ｉｊ１１ ｈパワートランジスタＱ−のペ
ースｔ ｋ Ｏ船２倍機度とされ、パワートランジスタ
Ｑ−のコレクタ、エミッタ關の電圧ＶＣＥ Ｆｉ充分小
さくサレる。
又トランジスタＱ１が入力ｉ！１号によってオンとされ
た１合、トランジスタＱ’ｌＦｉオフとなり、ベース１
１［流Ｉｈ１に處れなくなり、パワートランジスＩＱａ
Ｆｉｉ７する。このときタイオードＤ、）ランジスタＱ
１を過してパワートランジスタＱｍノ過剰電鉛が電流Ｉ
Ｂ’ｌ、として放出される。電流ＩＢ’１ｔｒ ）ラン
ジスタＱ１１Ｄ：２レクタ亀諏としてｌ１ｌｉｌｉｋさ
れるまで増大することができる。なおパワートランジス
タＱｏＯペース飽和電圧ＶＢｋは、ダイ第１ドＤの順電
圧ＶＦ、トランジスタＱ１の工きツタ。
た１合、トランジスタＱ’ｌＦｉオフとなり、ベース１
１［流Ｉｈ１に處れなくなり、パワートランジスＩＱａ
Ｆｉｉ７する。このときタイオードＤ、）ランジスタＱ
１を過してパワートランジスタＱｍノ過剰電鉛が電流Ｉ
Ｂ’ｌ、として放出される。電流ＩＢ’１ｔｒ ）ラン
ジスタＱ１１Ｄ：２レクタ亀諏としてｌ１ｌｉｌｉｋさ
れるまで増大することができる。なおパワートランジス
タＱｏＯペース飽和電圧ＶＢｋは、ダイ第１ドＤの順電
圧ＶＦ、トランジスタＱ１の工きツタ。
コレクタ飽和電圧ＶＣＥとの間には一般的Ｋ 戸ＶＥ
Ｉ ＞ ｉ’ｌ？ ＋ＶＣＥ の関係があり、パワートランジスタがダーリントン形に
接続されているときはシングル形に比較してＶＢＥが大
きい丸め、上式の一体は顕著になる。
Ｉ ＞ ｉ’ｌ？ ＋ＶＣＥ の関係があり、パワートランジスタがダーリントン形に
接続されているときはシングル形に比較してＶＢＥが大
きい丸め、上式の一体は顕著になる。
したがって過剰Ｘ＃も多くなシ、電流Ｉβ２が大きくな
って蓄積時間ｔ１が更に飯かくなる。
って蓄積時間ｔ１が更に飯かくなる。
以上評述したようにこの発明によれば、正電源の容鉦を
大急くする必要はなくなり、或いは魚篭＃を使用するこ
となく、ターンオフへにおけるパワートランジスタの−
Ａ刺電◆Ｉをすみやかに放電させることができる効果を
奏する。
大急くする必要はなくなり、或いは魚篭＃を使用するこ
となく、ターンオフへにおけるパワートランジスタの−
Ａ刺電◆Ｉをすみやかに放電させることができる効果を
奏する。
なおこの発明は篩導亀勘蝋の駆動に用いるトランジスタ
インバータのためのパワ−トランジスタ０駆動回路に使
用して好逸である。
インバータのためのパワ−トランジスタ０駆動回路に使
用して好逸である。
第１図はパワートランジスタのスイッチ特性図、納２図
乃至第４図は従来例■回路図とスイッチ特性図、第５図
はこの発明の実施例を承す回路図とスイッチ特性図であ
る。 Ｑｌ、、−、＊： １のトランジスタ、Ｑ２ 、、、、
ｍ ２のトランジスタｃ）Ｑ−・・・−ノ（ワートラ
ンジスタ、Ｄ 、＋、。 ダイオード 耳１図 耳２１叉 ｔｄｔｒ ｔｓ ｊｌ −￥−３１月 耳Ｓ図
乃至第４図は従来例■回路図とスイッチ特性図、第５図
はこの発明の実施例を承す回路図とスイッチ特性図であ
る。 Ｑｌ、、−、＊： １のトランジスタ、Ｑ２ 、、、、
ｍ ２のトランジスタｃ）Ｑ−・・・−ノ（ワートラ
ンジスタ、Ｄ 、＋、。 ダイオード 耳１図 耳２１叉 ｔｄｔｒ ｔｓ ｊｌ −￥−３１月 耳Ｓ図
Claims (1)
- 【特許請求の範囲】 入力信号によってオン、オフされるａｌｌＯ）ランジス
タと、前記第１０）フンジスタのオン。 りのベースに連なるに２のトランジスタと、前記編２の
トランジスタのエミッタと前記Ｊ１！１のトランジスタ
のコレクタとの聞に１前記コレクタに対して順方向とさ
れるようＫ１１ｌされてあり、創配パワート２ンジスタ
のターンオフ時Ｏ過剰電荷を前記第１のトランジスタを
通して放電させるためのダイオードとからなるパワート
ランジスタのスイッチ回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073698A JPS58190128A (ja) | 1982-04-30 | 1982-04-30 | パワ−トランジスタのスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073698A JPS58190128A (ja) | 1982-04-30 | 1982-04-30 | パワ−トランジスタのスイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58190128A true JPS58190128A (ja) | 1983-11-07 |
Family
ID=13525689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57073698A Pending JPS58190128A (ja) | 1982-04-30 | 1982-04-30 | パワ−トランジスタのスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114615A (ja) * | 1984-11-07 | 1986-06-02 | エスジーエス・マイクロエレツトロニカ・エス・ピー・エー | トランジスタのモノリシツク集積化スイツチング制御回路 |
-
1982
- 1982-04-30 JP JP57073698A patent/JPS58190128A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114615A (ja) * | 1984-11-07 | 1986-06-02 | エスジーエス・マイクロエレツトロニカ・エス・ピー・エー | トランジスタのモノリシツク集積化スイツチング制御回路 |
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