JPS58182479A - パルス幅変調波形成回路 - Google Patents
パルス幅変調波形成回路Info
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- JPS58182479A JPS58182479A JP57065635A JP6563582A JPS58182479A JP S58182479 A JPS58182479 A JP S58182479A JP 57065635 A JP57065635 A JP 57065635A JP 6563582 A JP6563582 A JP 6563582A JP S58182479 A JPS58182479 A JP S58182479A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、 ９’ｌＪえは直流−交流変換器（インバー
タｌ’高調故低減を目的としてパルス幅変１１（ＰＷＭ
）Ｉ！ＩＩＪＩＩする際に使用することが可能なパルス
幅変８ｉｌ波形成回＠に関するものである。 インバータから正弦波に近似した交流ン得る際に、矩形
波を複数のパルスに分割し、高調波成分が少なくなるよ
５にパルスな配列させることが望ましい。このため、パ
ルスな発生させる時点を示すデータをメモリに予め記憶
させておき、メモリからデータを繰返し読み出して必要
なパルス幅変調波を形成する方式が考えられる。しかし
、椙度を上けるためには、メモリの容量を増大させたつ
。 メモリのアクセス時間を低減したりしなければならなか
った。 ところで、高調波を低減するために第１のパルス幅変調
を行う他に電圧を制御の目的で第１のパルス幅変調波の
一部又は全ｓを第２のパルス幅変ｌＩ波で断続する場合
がある。この方式は本件出願人カ４＄ｌＩ＃ｌ昭５６−
１５０９７３号公報テ提案したものであり、これによれ
ば、比較的簡単に高ｖ１４汲の低減と電圧制御とが可能
になる。しかし、この方式で偶数矢高ｌ１ＩｔＩＩ成分
を確実に除去することはまだ提案されていない。 そこで１本発明の目的は、偶数矢高調波成分を比較的簡
単な回路で除去又は大幅に低減させることが可能なパル
ス幅変Ｉｌｌ波形成回路を提供することにある。 上記目的な達成するための本発明は、単相又は多相の高
調波低減パルス＠質調波を形成する第】のパルス幅変調
波形成回路と、＃記憶】のパルス幅変ｉ！＃波形成回路
で形ａする単相又は多相の第１のパルス幅変調波の少な
（ともＯｉｌと９０度と１８０１ｔな検出する同期検出
回路と、前記同期検出回路から得らｎる少な（とも前記
０度検出信号と前記９０度検出信号と前記３８０度検出
信号とに応答してアップカウント状態からダウンカウン
ト状態又はこの逆に転換し且つ少な（とも前記０度検出
信号及び前記］８０ｆ検出信号に応答してクリア状ｗＡ
になり、前記９０度馨中心に対称的なカウント出力を発
生するアップダウンカウンタと、前記アップダウンカウ
ンタから得らｎるデジタル出力又は該デジタル出力に対
応するアナログ信号からなる＠］の入力信号と検出又は
設定されたデジタル信号又はアナログ信号からなる第２
の入力信号と
タｌ’高調故低減を目的としてパルス幅変１１（ＰＷＭ
）Ｉ！ＩＩＪＩＩする際に使用することが可能なパルス
幅変８ｉｌ波形成回＠に関するものである。 インバータから正弦波に近似した交流ン得る際に、矩形
波を複数のパルスに分割し、高調波成分が少なくなるよ
５にパルスな配列させることが望ましい。このため、パ
ルスな発生させる時点を示すデータをメモリに予め記憶
させておき、メモリからデータを繰返し読み出して必要
なパルス幅変調波を形成する方式が考えられる。しかし
、椙度を上けるためには、メモリの容量を増大させたつ
。 メモリのアクセス時間を低減したりしなければならなか
った。 ところで、高調波を低減するために第１のパルス幅変調
を行う他に電圧を制御の目的で第１のパルス幅変調波の
一部又は全ｓを第２のパルス幅変ｌＩ波で断続する場合
がある。この方式は本件出願人カ４＄ｌＩ＃ｌ昭５６−
１５０９７３号公報テ提案したものであり、これによれ
ば、比較的簡単に高ｖ１４汲の低減と電圧制御とが可能
になる。しかし、この方式で偶数矢高ｌ１ＩｔＩＩ成分
を確実に除去することはまだ提案されていない。 そこで１本発明の目的は、偶数矢高調波成分を比較的簡
単な回路で除去又は大幅に低減させることが可能なパル
ス幅変Ｉｌｌ波形成回路を提供することにある。 上記目的な達成するための本発明は、単相又は多相の高
調波低減パルス＠質調波を形成する第】のパルス幅変調
波形成回路と、＃記憶】のパルス幅変ｉ！＃波形成回路
で形ａする単相又は多相の第１のパルス幅変調波の少な
（ともＯｉｌと９０度と１８０１ｔな検出する同期検出
回路と、前記同期検出回路から得らｎる少な（とも前記
０度検出信号と前記９０度検出信号と前記３８０度検出
信号とに応答してアップカウント状態からダウンカウン
ト状態又はこの逆に転換し且つ少な（とも前記０度検出
信号及び前記］８０ｆ検出信号に応答してクリア状ｗＡ
になり、前記９０度馨中心に対称的なカウント出力を発
生するアップダウンカウンタと、前記アップダウンカウ
ンタから得らｎるデジタル出力又は該デジタル出力に対
応するアナログ信号からなる＠］の入力信号と検出又は
設定されたデジタル信号又はアナログ信号からなる第２
の入力信号と
【比軟し、＊記＃！】のパルス幅変調波の
パルス数よりも十分に多いパルス数の第２のパルス幅変
調波を形成する＃Ｉ２のパルス輪変ｍ＠形成回路と、＃
記憶１のパルス幅変ｖ４波の一部又は全部な前記第２の
パルス幅変調波に置き換えて二重パルス幅変１ｌｉｌｆ
Ｉｉを形成する二ｌパルス＠変調汲形成回路とをＡ漏し
たパルス幅変調波形成回路に保わるものである。 上記発明によｎば、第２のパルス幅変調波をアップダウ
ンカウンタに基づいて形成し、このアップ又はダウンの
転換をパルス幅変調波の少なくと′４ｂｏ度、９０度、
１８０度で行うようにしたので。 ９０Ｋｖ中心に対称な波形を得ることが可能になり、偶
数矢高＊ｍ＊分を零又は零近傍にすることが可能になる
。向、低次の奇数次高調波成分の低減も勿嗣可能である
。 矢に、図（３）馨参照してｐＨ４電動機駆動用の３相ブ
リツジ型インバータのパルス幅変調制御方式について述
べる。 第１図はインバータを高調波低減ＰＶＷＭ方式で駆動す
るためのＰ賃Ｍ波形成回ｗ１を示し、第２図は第１図の
ＰＷＭ波形成回路の出力に結合さｎるブリッジ型インバ
ータ回路を示す。また、第３図〜第５図は第】図の一部
を絆しく示し、＠６図及び第７図は第１図〜第５因のＡ
〜Ｚ点の状態を示し、第８図は第２のＰＷＭ波と二惠パ
ルス幅ｆｉ１４妓とン示し、第９図は】相分の第】のＰ
ＷＭ汲を示し、第１０図はインバータの出力電圧ン説明
的に示す。 ＩＩＥ】ＩＫＩに於いて、（１）はクロックパルス発生
回路であり、更に詳細には、可変分局器ン含んで周波数
可変ｌＩＫ、構成され、蘂７図（Ａｔの）くルスを発生
す６％のである。（２１は７リツプフロ゛ｙブで形成さ
ｎた波形整形回路であ’）、＠’７図（Ｂ）のノくルス
を発生する。（３１はアップダウンカウンタであり、こ
の入力端子は波形整形回路（２１に接続さｎているσ〕
で。 波形整形されたクロックパルスをア゛ンプカウント又は
ダウンカウントシ、カウント出力端子からデジタル信号
の形式の出力な発生する。尚このカウンタ（３１は、リ
セット端子及びア・ノブダウン制御端子等も有している
。そして、リセ・ント端子にリセット信号を受けてから
計数を開始し、一定カウント値知ち本実施ガでは０カウ
ント及び２０カウントまでアップカウントした後に２０
からＯカウントまでダウンカウントすることを繰返して
第６図及び＃Ｌ７図（Ｏに説明的に示すようなカウント
出力（Ｃ）を発生する。 ＋４１ ｔ５＋ ｆ６＋ １７＋ （８＋ （９＋ Ｇ
（＃αυは、アップダウンカウンタ（３１の出力に基づ
いてＰＷＭ＠の角ｆ’に設定する角度設定回路であり、
回路（４１はカラン）（：＝ＯＫ基づいて０度でパルス
を送出し１回路（５１はカウントＣ＝３及びＣ＝１９に
基づいて辻４．５度及びま２８．５度でパルスを送出し
１回路（６）はカウントＣ＝５に基づいて±７．５度で
パルスを発生し、回路（７）はカラン）Ｃ＝８に基づい
てま】２度でパルスＹ発生し１回路（８１はカラン）Ｃ
−３０に基づいて±１５度でパルスを発生し１回路（９
）はカウントｃ＝ｚに基づいて±２】度でパルスを発生
し、回路Ｑ（Ｉはカラン）Ｃ＝−１５に基づいて±２２
．５［でパルスを発生し１回路αυはカラン）Ｃ＝２０
に基づいて＋３０［でパルスを発生する。尚、カウンタ
（３）は６０Ｋを】周期として動作するので％ ３０〜
９０［，９０〜１５０度、１５０〜２］０度、２１０〜
２７０度、２７０〜３３０度の区間でも全（同様な動作
となる。 ａ′Ｊは角１１＋合成回路であり、各角度設定回路１４
１〜ａυで検出した角［（カウント）検出パルスを第７
ａＧＩＫ示す一連のパルス列として出力するものである
。尚この一連のパルス列の周期は６０度である。α漕は
分配（ロ）路であり、第７図０に示すパル２列を嶌７図
（へ）（０酬に示すように３つに分配するものである。 尚欠設の回路との関係で一部が電機分配されている。
（１４１σＳσｅはラッチ回路であり、分配回路（１３
の出力とクロック信号とに基づいて第５図及び蕗７図で
Ｃ代（ｓｌので示す３相Ｐ皆Ｍ波を形成する回路である
。 σＢは桁上げ検出回路であって、カウントＣ＝。 釦応答して尾７図（ＤＩｔＣ示す桁上げ（ボロー）検出
パルスを発生するものである。餞は桁下げ検出回路であ
ってカラン）Ｃ＝２０に応答して第７図（ねに示す桁下
げ（キャリー）検出パルスを発生するものである。 （
１９は制御回路であって、クロックパルス、桁上げ検出
パルス、桁下げ検出パルス勢に応答して、カウンタ（３
）Ｋｌｌ！７＠（Ｆｌに示すようなアップダウン制御信
号ン送り、また分配回路ｕＪの分配な制御するものであ
る。尚カウンタ（３）は第７図（ト）の高レベル信号で
アップ動作となり、低レベル信号でダウン動作となる。 ■は補正回路であって１桁上げ検出回路（１７）の出カ
ド、ラッチ回路ａ番の入力と、クロックパルスとに応答
して、ラッチ回路α心の出力の角度位相が零となる時点
な検出し、残りのラッチ回ｕａ５１ａｔｉｖｚリアする
ための累７図０のパルスを発生するものである。この補
正パルスが周期的に発生すれば。 ノイズ等で誤まった出力状態が例え生じても修正さｎる
。尚、ラッチ回路０４１Ｑシ叫及び補正回路■のための
＃！７図ＱＫ示すクロックパルスは、波形整形回路（２
１０反転出力とクロックパルス発生回路１ｌｌＹインバ
ータｑｌｌで反転したパルスとンＡＮＤゲート（社）Ｋ
通すことによって形成されている。 ラッチ回路（１４！（１５１（Ｌｉ２から得らｎる第１
のＰＷＭ波の３相の出力ライン（ハ）（２４１（ハ）は
、二電パルス幅変―ａを形成するための累】、第２、第
３のＡＮＤゲート＠＠（至）に＊＊されている。 ＡＮＤゲート（至）ケ漫のもう一方の入力として第２の
ＰＷＭ＠な形成するため忙、第２のＰＷＭ汲形底形成回
路）が設けられている。■は第２のＰＷＭ波形成用のア
ップダウンカウンタであって、アナログの三角ｔｆＲＫ
対応したデジタル出方を周期的に出力するものである。 即ち１発蚤器Ｃａ１ｌから供給さｎる扁いＪｌ汲数のク
ロックパルスな第６図ｍに示すように０がらｎまでアッ
プカウントシ、シがる優ｎから０までダウンカウントす
る。■は同期検出回路を構成するだめの入力反転ＯＲゲ
ートであり１桁上げ検出回路Ｑ７］の出方（第７図Ｄ）
と桁下げ検出回路ａ＆の出方（第７図Ｅ）との両方に応
答して第６躬（Ｖｌに示す同期信号を送出する。尚この
同期信号には、第６１１（Ｒ１（’ｌ”１（ＳＩノ第３
ｆ）ＰＷＭ＠００直に対応した０度検出信号及び９０度
に対応した９０ｊｊ検出信号及び３８０度に対応した１
８０度検出信号が含まれている。隻はアップダウン制御
信号形成用のＴｌｌフリップフロッグであり、第６図〜
）Ｋ示すＯＲゲート■の出力圧応答して第６−−の出力
Ｙ発生する。拙ち、第６図■）の信号音１７２分周し、
第６図Ｒ，Ｔ、Ｓに示す３相の第１のＰＷＭ波の３０度
幅に相当する矩形波をデユティ比約５０％で送出する。 このフリッグフロッグロのＱ出力はタイミングｔとるた
めの微小遅延回＃ａｃ１４１ン介してカウンタωのアッ
プダウン制御端子Ｕ／ＤＫ接続されているので、第６図
Ｗのｔ。〜ｔＩ。 ｔ、〜’ ｓ 等ｆ） 高Ｌ／ ヘルＭ関ｉカウンタ■
はアップ動作となり、第６図（ＹＩＫ示すように０がら
ｎまでカウントする。また、この第６図（４）の低レベ
ル期間に於いてカウンターはｎからｏｔでダウンヵウン
ト状態となる。、（至）はフリップフロ′ンプＱから得
らｎるＩＩ６図Ｗの出力パルスの前縁に応答して第６図
（ＸＩＫ示ず微分パルスな送出する微分回路であり。 この出力はカウンタ山のクリア端子ＣＬに結合さｒてい
る。従って、カウンタ■は第６９囚の微分パルス即ちク
リアパルスが発生する毎に零となる。 尚、この微分パルスは、＠６図Ｒ，Ｔ、５（７）第１の
ＰＷＭ妓の少なくとも０度及び１８０ｒＬで発生する。 即ち各半サイクルのスタート点で必ず発生する。カウン
タ（至）が第６図（ロ）囚の信号でＩＩＪ御さｎると、
第】の）’ＷＭ波の周期の１／６の期間を有する出力な
第６図（Ｙｌに示す如く発生する。尚このカウンタ圓の
出力値は％各相の＃！］のＰＶｖＭ波の９０１ｆｔＩｌ
ｆＩＩＬ？にして対称に配置される。 第２のｆ’ＷＭ＠形成回路（至）は、第５図に示″′ｆ
′如く複数のデジタル値設定回路（３６ａ）（３６ｂ）
・・・・・・・・（３６ｎ）ｖ含み、ＩＥ６Ｈ（ＹＨｃ
示−１６数のデジタルレベルＬＨ、Ｌｖ・・・・・・・
・Ｌｎ−ｔ％Ｌｎケ設定する。また複数の一致論理回路
（３７ａ）（３７ｂ）・・・・・・・・（３７ｎ）を含
み。 カウンタ■の出力とデジタル値設足回路ｔ３６ａ）〜（
３６ｎ）の出力との一致を検出する。谷一致論理回路（
３７ｍ） 〜（３７ｎ）の出力はＯＲゲー）Ｃ１８１介
してＴｌ１１７１７ツプフロツプ四に入力する。０）ｔ
ゲート關から各レベルＬ、〜Ｌｎの一致出力が発生する
毎にトリガパルスが発生するので、７す′ンプ７０゛ノ
ブ閃の出力がトリガ入力毎に反転し、第６図（ｂσ）第
２のＰＷＭ波を発生し、こｎが第】図のＡＮＤゲートｃ
１６１＠（至）の入力となる。第６図（Ｙｌ及び２）で
＆言図示の都合上、大きなレベル差及び大きなノ（ルス
幅となっているが、＊Ｓには数ｋＨｚの周波数となるよ
うに第６図（カの第２の）’ＷＭ＠が発生する。 尚、第１のＰＷＭｔＨ！の周波数は数Ｈｚ 〜１００
Ｈｚ程度である。第２のＰＷＭ波形成回路（ハ）は、第
５図に示す如（設定値変更回Ｍｔ４１Ｊな含んでいるの
で。 検出又は設定罠基づいてデジタル値設定回路（３６ａ）
〜（３６ｎ）の設定値馨変更することが可能である。 設定値即ち第６図（ＹｌのレベルＬ、〜Ｌｎを変え扛ば
。 第６図（Ｚｌの第２のＰｗＭ＠のデユティ比が変イヒし
。 最終的にインバータの出力電圧なｐＩ整することが０］
能忙なる。 ＩＰ、 １ 図ノＡ Ｎ Ｌ） ケ−トｃａ＠＠ｒｃｈ
ｔ第６ 図（Ｍｌ（１”１ｆＳｌで示す第］のＰＷＭ＠
と第６図の及び第８図（んに示す第２の）’ＷＭ＠とが
入力し、第】のＰ賃Ｍ妓が高周波の第２のＰＷＭ波で断
続さｎた形態の第８図（Ｉ３）に示すような二冨パルス
幅変ｉｓＩ岐が出刃さｎる。 第１−に於いて、＠μＩは位相反転インバータであり、
ＡＮＤゲート（至）＠（至）から得らする二重パルス幅
変調波の反転信号を形成する。 第２囚は、ＪＩ！１図のＡＮＬ）ゲート（支）ｊけ（２
）の出力及びインバータｔ４ｔ＋ ｔｏ ｔｏの出力で
制御さするトランジスタＳいＳ、、Ｓ、、Ｓい８１１％
Ｓ６と直流電源部とがら成る３相ブリツジ型インバータ
である。このインバータのトランジスタ８．、Ｓ、、Ｓ
ｆｆのペースは第】図のＡＮＤゲート（至）□□□（至
）に夫々結合され、トランジスタＳ、、ｓ、、Ｓ、のベ
ースは第１図のインバータ４４１）（６）１４３に夫々
結合さｎる。これにより、出力う＼ インにｊｌｌ］０図に説明的に示す出力電圧ｖＲ８。 Ｔ８Ｔ、ＶＴＲを得ることが出来る。尚、第】０図では
ＩＰ２のＰＷＭＩＫよる断続が省略さｎている。 第３図は第１図の角度設定回路：４１〜ａυ及び角度合
成図ｗｔａ’ａを詳しく示すものである。この図に於イ
テ、２°、 ２’、 ２”、 ２”、 ２”Ｉ”示ｊ
ライフル、 第１因のカウンタｔ３１の出力ラインであ
り、 ｔ４５１ｉ４Ｈ７１（ハ）旧はカウンタ（３）の
出力を反転するものであり、ＮＡＮＤゲー）ｉ５Ｉ５１
）５３時（ωω恒は第１図の角度設定回路（４）〜αυ
に夫々対応するものである。尚、６１０６１はＡＮＬ）
ゲートである。角度合成回路Ｃｌ力は、ＮＡＮＤゲー）
６１〜６ηの出カン合成する入力反転ＯＲゲートωで＊
成ざｎている。ライン６Ｄは第４図の桁上げ検出回路σ
７）に接続さｎるものであり、ラインｆｉｚは桁下げ検
出回路側に接続さｎるものである。 第４図は第１図の桁上げ検出回路側１桁下げ検出回路部
１公配回路α３．ラッチ回路Ｑ４１〜αυ、制御回路（
ｌ罎、ＷＡ正回路ｃｌＩＶ詳しく示すものである。この
図から明らかなように１桁上げ及び桁下げ検出回路ａη
α＆は夫々インノ（−夕で構成されている。また、第３
図のＯＲゲート−〇出力端子に接続さｎるライン１は１
分配剤ＡＮＤゲート６４１（へ）缶に接続ｇｎている。 う゛ｙｆ回路０４１ ［５１αｔｉｔ丁、ＡＮＬ）ゲー
ト−〜−の出力な入力とするＪＫフＩＪ−ノブ７０・ノ
ブによって形成さｎている。制御回路（１１（言、３つ
のＪＫフリップフロップ＠ｆＪＩ！１．３つのＤタイプ
７１７ツプフロツプσ０Ｃ１１Ｊσ４と、３つのＯＲゲ
ートσｅσ４１（ハ）と、１つのＡＮＤゲートσＱとに
よって構成さｎている。そして、ＪＫフリ゛ノブフロ゛
ノブｆｉηのＪ端子罠は桁上げ検出囲路ａηが接続され
、に端子には桁下げ検出回路が接続さｎている。従って
、第７図の（Ｄと（εとに応答して（））の出力を発生
する。 またこのプリセット端子Ｐ）Ｌには電導投入時の誤動作
防止のためのアップダウン修正ノくルスを印加するライ
ンが接続されている。更にこのフリ゛ノブ７０ッグ６η
のクロック入力端子ＣＰＫはインＡ−タσ’７１介して
第１囚に示した波形整形回路（２１のＱ出力が結合さｎ
ている。ＪＫフリ゛ノブフロ′ノブ額のζ出力端子は欠
設のＪＫフリップ７０゛ツブ６１１１１のクロック層子
ＣＰＫ＊続さｎている。、従って。 ３つのＤタイプ７リツプフロツプσ０（１１Ｊσ３のＤ
入力端子には、第７図の（ＩＩ （Ｊｌ ｌ（ｌの波形
が入力し、３つのＯＲゲートσ３（１４Ｊσ５から第７
図の（しく財）卸の波形が得られ１分配ＡＮｉ）ゲート
６４１ｉ５１缶からは第７脂の（０１（Ｐｌ（へ））の
波形が得られる。補正回路■は４つのＡＮＤゲートσ〜
σ９ω勧から成り１周期的にＰＷＭ汲を補正するパルス
を発生する。 第９図は】相分の第１のＰＷＭ波の３６０度のパルス列
な示すものであり、１つの基本パルスＰと、１６個の変
調パルスＰ、〜ＰＩ６とから成る。そして１本実施力で
は、１１が０度、ａ、が４・５度、 ａＪが７．５度、
１４が１２度＋ｉ ａ、が】５度、ａ６が２１度。 ａ！が２２．５度、ａ、が２８．５度、ａｏが３０ Ｋ
、 ｌｌａが１５０度％ａｌｌが１ Ｓ Ｌ５ ＭＦ
−ａｌｌが１５７．５度。 １１１が】５９度、ａｌ４が］ ６５ ｊｌｊ−ａｓｓ
が１６８度。 １里、が］ ？ ２．５度、１秤が１７５．５度、 ａ
ｌ、が１８０度、８８．が１８４．５度、ａｌ。が３８
７．５度、ａ３．が］ ９２ ｆ％ａＨが１９５度４
ａｍｓが２０１度％ ａｌ４が２０２．５ ｆ、ａ、、
が２０８．５度、 Ｊｌｆｉ、が２】Ｏｉｊ、”＊ｑが
３３０度％ ａ＝、が３３１．５ Ｉｆ、 ａ、、が３
３７．５ Ｋ、 ａ、、が３３９度％ ａｌｌが３４５
度＆ａａｔが４４８度、 ａｇが３５２．５度、ａｎが
３５５．５度。 １１、が３６０Ｋにほぼ設定さｎている。 上述から明らかなように、第】図〜第】０図に示す実施
例では、第２のＰＷＭ波をカウンタ山を利用して形成し
、＃！】のＰＷＭ波の９０度でアップカウントからダウ
ンカウントに反転させるように第】のＰＷＭ波に同期さ
せているので、第２のＰＶＶＭ＠も９０［な中心にして
対称な鼓形となる。 従って、偶数医高調汲を除去することが可能になる。ま
た第１のＰＷＭ汲と出力変調波との５なり周波数成分も
除去することが可能になる。尚低次の奇数矢高１ｌｉｌ
Ｉ＠成分も勿論低減さｎる。 またカウンタ（３）及び（至）′１に一第】のＰ冑Ｍ波
の周期の’／６０周期で動作させるので％３相分の＃！
１及び第２のＰＷＭ１’に共通のカウンタで形成するこ
とが可能になる。 以上１本発明の実施ｉｐＨについて述べたが、不発明は
これに限定されるものでなく、更に変形可能なものであ
り、１ＰＩｌえは、単相インバータにも勿論適用可能で
ある。第】】図は単相の場合の制御方式を示し、第】１
＠（５）の第１のＰＷＭ波００度と９０ｆと】８０度な
検出して第１１図（Ｂｌのアップダウン制御備考を形成
し、第１図のカウンタ■に相当するものに入力させる。 また第】】１但の微分パルスＩｆｆｊｌ！１３悶ρに示
す如（形成し、０度と１８０ｆで第１図のカウンタ■に
相当するものをクリアする。これにより、アップダウン
カウンタから第］】図（Ｌ）に示す出力を得ることが出
来る。 そこで、第５恥と同様な回路でデジタル設定レベルＬ、
〜Ｌ、とカウンタ出力とを比較し、第】】図（Ｅ］Ｋ示
ｊｔｓ２にＩ）ＰＷＭ＊ｖ形成ｊ６゜また％ＩＩＩａｌ
ｌ（Ｙ）、第１１ ＠（Ｌ）ｌＫ示ｊ ヨｊ ｒｘ力ｆ
ｙンタ出力を１）−Ａｉ換器でアナログ０１号に変換し
。 アナログ三角波と設定レベルとの比較でＮ２のＰＷＭ波
を形成してもよい。 また、ＡＮＤゲート（至）＠＠忙よって第２のＰＷＭ波
を、＠】のｌ’ＷＭ波の全区間に付加せずに１％開昭５
６−１５０９７３号公報に開示さｎているような断続期
間指定信号形成回路（小数決＝電変調回路）Ｙ設け、指
定さｎた期間のみを断続波形としてもよい。
パルス数よりも十分に多いパルス数の第２のパルス幅変
調波を形成する＃Ｉ２のパルス輪変ｍ＠形成回路と、＃
記憶１のパルス幅変ｖ４波の一部又は全部な前記第２の
パルス幅変調波に置き換えて二重パルス幅変１ｌｉｌｆ
Ｉｉを形成する二ｌパルス＠変調汲形成回路とをＡ漏し
たパルス幅変調波形成回路に保わるものである。 上記発明によｎば、第２のパルス幅変調波をアップダウ
ンカウンタに基づいて形成し、このアップ又はダウンの
転換をパルス幅変調波の少なくと′４ｂｏ度、９０度、
１８０度で行うようにしたので。 ９０Ｋｖ中心に対称な波形を得ることが可能になり、偶
数矢高＊ｍ＊分を零又は零近傍にすることが可能になる
。向、低次の奇数次高調波成分の低減も勿嗣可能である
。 矢に、図（３）馨参照してｐＨ４電動機駆動用の３相ブ
リツジ型インバータのパルス幅変調制御方式について述
べる。 第１図はインバータを高調波低減ＰＶＷＭ方式で駆動す
るためのＰ賃Ｍ波形成回ｗ１を示し、第２図は第１図の
ＰＷＭ波形成回路の出力に結合さｎるブリッジ型インバ
ータ回路を示す。また、第３図〜第５図は第】図の一部
を絆しく示し、＠６図及び第７図は第１図〜第５因のＡ
〜Ｚ点の状態を示し、第８図は第２のＰＷＭ波と二惠パ
ルス幅ｆｉ１４妓とン示し、第９図は】相分の第】のＰ
ＷＭ汲を示し、第１０図はインバータの出力電圧ン説明
的に示す。 ＩＩＥ】ＩＫＩに於いて、（１）はクロックパルス発生
回路であり、更に詳細には、可変分局器ン含んで周波数
可変ｌＩＫ、構成され、蘂７図（Ａｔの）くルスを発生
す６％のである。（２１は７リツプフロ゛ｙブで形成さ
ｎた波形整形回路であ’）、＠’７図（Ｂ）のノくルス
を発生する。（３１はアップダウンカウンタであり、こ
の入力端子は波形整形回路（２１に接続さｎているσ〕
で。 波形整形されたクロックパルスをア゛ンプカウント又は
ダウンカウントシ、カウント出力端子からデジタル信号
の形式の出力な発生する。尚このカウンタ（３１は、リ
セット端子及びア・ノブダウン制御端子等も有している
。そして、リセ・ント端子にリセット信号を受けてから
計数を開始し、一定カウント値知ち本実施ガでは０カウ
ント及び２０カウントまでアップカウントした後に２０
からＯカウントまでダウンカウントすることを繰返して
第６図及び＃Ｌ７図（Ｏに説明的に示すようなカウント
出力（Ｃ）を発生する。 ＋４１ ｔ５＋ ｆ６＋ １７＋ （８＋ （９＋ Ｇ
（＃αυは、アップダウンカウンタ（３１の出力に基づ
いてＰＷＭ＠の角ｆ’に設定する角度設定回路であり、
回路（４１はカラン）（：＝ＯＫ基づいて０度でパルス
を送出し１回路（５１はカウントＣ＝３及びＣ＝１９に
基づいて辻４．５度及びま２８．５度でパルスを送出し
１回路（６）はカウントＣ＝５に基づいて±７．５度で
パルスを発生し、回路（７）はカラン）Ｃ＝８に基づい
てま】２度でパルスＹ発生し１回路（８１はカラン）Ｃ
−３０に基づいて±１５度でパルスを発生し１回路（９
）はカウントｃ＝ｚに基づいて±２】度でパルスを発生
し、回路Ｑ（Ｉはカラン）Ｃ＝−１５に基づいて±２２
．５［でパルスを発生し１回路αυはカラン）Ｃ＝２０
に基づいて＋３０［でパルスを発生する。尚、カウンタ
（３）は６０Ｋを】周期として動作するので％ ３０〜
９０［，９０〜１５０度、１５０〜２］０度、２１０〜
２７０度、２７０〜３３０度の区間でも全（同様な動作
となる。 ａ′Ｊは角１１＋合成回路であり、各角度設定回路１４
１〜ａυで検出した角［（カウント）検出パルスを第７
ａＧＩＫ示す一連のパルス列として出力するものである
。尚この一連のパルス列の周期は６０度である。α漕は
分配（ロ）路であり、第７図０に示すパル２列を嶌７図
（へ）（０酬に示すように３つに分配するものである。 尚欠設の回路との関係で一部が電機分配されている。
（１４１σＳσｅはラッチ回路であり、分配回路（１３
の出力とクロック信号とに基づいて第５図及び蕗７図で
Ｃ代（ｓｌので示す３相Ｐ皆Ｍ波を形成する回路である
。 σＢは桁上げ検出回路であって、カウントＣ＝。 釦応答して尾７図（ＤＩｔＣ示す桁上げ（ボロー）検出
パルスを発生するものである。餞は桁下げ検出回路であ
ってカラン）Ｃ＝２０に応答して第７図（ねに示す桁下
げ（キャリー）検出パルスを発生するものである。 （
１９は制御回路であって、クロックパルス、桁上げ検出
パルス、桁下げ検出パルス勢に応答して、カウンタ（３
）Ｋｌｌ！７＠（Ｆｌに示すようなアップダウン制御信
号ン送り、また分配回路ｕＪの分配な制御するものであ
る。尚カウンタ（３）は第７図（ト）の高レベル信号で
アップ動作となり、低レベル信号でダウン動作となる。 ■は補正回路であって１桁上げ検出回路（１７）の出カ
ド、ラッチ回路ａ番の入力と、クロックパルスとに応答
して、ラッチ回路α心の出力の角度位相が零となる時点
な検出し、残りのラッチ回ｕａ５１ａｔｉｖｚリアする
ための累７図０のパルスを発生するものである。この補
正パルスが周期的に発生すれば。 ノイズ等で誤まった出力状態が例え生じても修正さｎる
。尚、ラッチ回路０４１Ｑシ叫及び補正回路■のための
＃！７図ＱＫ示すクロックパルスは、波形整形回路（２
１０反転出力とクロックパルス発生回路１ｌｌＹインバ
ータｑｌｌで反転したパルスとンＡＮＤゲート（社）Ｋ
通すことによって形成されている。 ラッチ回路（１４！（１５１（Ｌｉ２から得らｎる第１
のＰＷＭ波の３相の出力ライン（ハ）（２４１（ハ）は
、二電パルス幅変―ａを形成するための累】、第２、第
３のＡＮＤゲート＠＠（至）に＊＊されている。 ＡＮＤゲート（至）ケ漫のもう一方の入力として第２の
ＰＷＭ＠な形成するため忙、第２のＰＷＭ汲形底形成回
路）が設けられている。■は第２のＰＷＭ波形成用のア
ップダウンカウンタであって、アナログの三角ｔｆＲＫ
対応したデジタル出方を周期的に出力するものである。 即ち１発蚤器Ｃａ１ｌから供給さｎる扁いＪｌ汲数のク
ロックパルスな第６図ｍに示すように０がらｎまでアッ
プカウントシ、シがる優ｎから０までダウンカウントす
る。■は同期検出回路を構成するだめの入力反転ＯＲゲ
ートであり１桁上げ検出回路Ｑ７］の出方（第７図Ｄ）
と桁下げ検出回路ａ＆の出方（第７図Ｅ）との両方に応
答して第６躬（Ｖｌに示す同期信号を送出する。尚この
同期信号には、第６１１（Ｒ１（’ｌ”１（ＳＩノ第３
ｆ）ＰＷＭ＠００直に対応した０度検出信号及び９０度
に対応した９０ｊｊ検出信号及び３８０度に対応した１
８０度検出信号が含まれている。隻はアップダウン制御
信号形成用のＴｌｌフリップフロッグであり、第６図〜
）Ｋ示すＯＲゲート■の出力圧応答して第６−−の出力
Ｙ発生する。拙ち、第６図■）の信号音１７２分周し、
第６図Ｒ，Ｔ、Ｓに示す３相の第１のＰＷＭ波の３０度
幅に相当する矩形波をデユティ比約５０％で送出する。 このフリッグフロッグロのＱ出力はタイミングｔとるた
めの微小遅延回＃ａｃ１４１ン介してカウンタωのアッ
プダウン制御端子Ｕ／ＤＫ接続されているので、第６図
Ｗのｔ。〜ｔＩ。 ｔ、〜’ ｓ 等ｆ） 高Ｌ／ ヘルＭ関ｉカウンタ■
はアップ動作となり、第６図（ＹＩＫ示すように０がら
ｎまでカウントする。また、この第６図（４）の低レベ
ル期間に於いてカウンターはｎからｏｔでダウンヵウン
ト状態となる。、（至）はフリップフロ′ンプＱから得
らｎるＩＩ６図Ｗの出力パルスの前縁に応答して第６図
（ＸＩＫ示ず微分パルスな送出する微分回路であり。 この出力はカウンタ山のクリア端子ＣＬに結合さｒてい
る。従って、カウンタ■は第６９囚の微分パルス即ちク
リアパルスが発生する毎に零となる。 尚、この微分パルスは、＠６図Ｒ，Ｔ、５（７）第１の
ＰＷＭ妓の少なくとも０度及び１８０ｒＬで発生する。 即ち各半サイクルのスタート点で必ず発生する。カウン
タ（至）が第６図（ロ）囚の信号でＩＩＪ御さｎると、
第】の）’ＷＭ波の周期の１／６の期間を有する出力な
第６図（Ｙｌに示す如く発生する。尚このカウンタ圓の
出力値は％各相の＃！］のＰＶｖＭ波の９０１ｆｔＩｌ
ｆＩＩＬ？にして対称に配置される。 第２のｆ’ＷＭ＠形成回路（至）は、第５図に示″′ｆ
′如く複数のデジタル値設定回路（３６ａ）（３６ｂ）
・・・・・・・・（３６ｎ）ｖ含み、ＩＥ６Ｈ（ＹＨｃ
示−１６数のデジタルレベルＬＨ、Ｌｖ・・・・・・・
・Ｌｎ−ｔ％Ｌｎケ設定する。また複数の一致論理回路
（３７ａ）（３７ｂ）・・・・・・・・（３７ｎ）を含
み。 カウンタ■の出力とデジタル値設足回路ｔ３６ａ）〜（
３６ｎ）の出力との一致を検出する。谷一致論理回路（
３７ｍ） 〜（３７ｎ）の出力はＯＲゲー）Ｃ１８１介
してＴｌ１１７１７ツプフロツプ四に入力する。０）ｔ
ゲート關から各レベルＬ、〜Ｌｎの一致出力が発生する
毎にトリガパルスが発生するので、７す′ンプ７０゛ノ
ブ閃の出力がトリガ入力毎に反転し、第６図（ｂσ）第
２のＰＷＭ波を発生し、こｎが第】図のＡＮＤゲートｃ
１６１＠（至）の入力となる。第６図（Ｙｌ及び２）で
＆言図示の都合上、大きなレベル差及び大きなノ（ルス
幅となっているが、＊Ｓには数ｋＨｚの周波数となるよ
うに第６図（カの第２の）’ＷＭ＠が発生する。 尚、第１のＰＷＭｔＨ！の周波数は数Ｈｚ 〜１００
Ｈｚ程度である。第２のＰＷＭ波形成回路（ハ）は、第
５図に示す如（設定値変更回Ｍｔ４１Ｊな含んでいるの
で。 検出又は設定罠基づいてデジタル値設定回路（３６ａ）
〜（３６ｎ）の設定値馨変更することが可能である。 設定値即ち第６図（ＹｌのレベルＬ、〜Ｌｎを変え扛ば
。 第６図（Ｚｌの第２のＰｗＭ＠のデユティ比が変イヒし
。 最終的にインバータの出力電圧なｐＩ整することが０］
能忙なる。 ＩＰ、 １ 図ノＡ Ｎ Ｌ） ケ−トｃａ＠＠ｒｃｈ
ｔ第６ 図（Ｍｌ（１”１ｆＳｌで示す第］のＰＷＭ＠
と第６図の及び第８図（んに示す第２の）’ＷＭ＠とが
入力し、第】のＰ賃Ｍ妓が高周波の第２のＰＷＭ波で断
続さｎた形態の第８図（Ｉ３）に示すような二冨パルス
幅変ｉｓＩ岐が出刃さｎる。 第１−に於いて、＠μＩは位相反転インバータであり、
ＡＮＤゲート（至）＠（至）から得らする二重パルス幅
変調波の反転信号を形成する。 第２囚は、ＪＩ！１図のＡＮＬ）ゲート（支）ｊけ（２
）の出力及びインバータｔ４ｔ＋ ｔｏ ｔｏの出力で
制御さするトランジスタＳいＳ、、Ｓ、、Ｓい８１１％
Ｓ６と直流電源部とがら成る３相ブリツジ型インバータ
である。このインバータのトランジスタ８．、Ｓ、、Ｓ
ｆｆのペースは第】図のＡＮＤゲート（至）□□□（至
）に夫々結合され、トランジスタＳ、、ｓ、、Ｓ、のベ
ースは第１図のインバータ４４１）（６）１４３に夫々
結合さｎる。これにより、出力う＼ インにｊｌｌ］０図に説明的に示す出力電圧ｖＲ８。 Ｔ８Ｔ、ＶＴＲを得ることが出来る。尚、第】０図では
ＩＰ２のＰＷＭＩＫよる断続が省略さｎている。 第３図は第１図の角度設定回路：４１〜ａυ及び角度合
成図ｗｔａ’ａを詳しく示すものである。この図に於イ
テ、２°、 ２’、 ２”、 ２”、 ２”Ｉ”示ｊ
ライフル、 第１因のカウンタｔ３１の出力ラインであ
り、 ｔ４５１ｉ４Ｈ７１（ハ）旧はカウンタ（３）の
出力を反転するものであり、ＮＡＮＤゲー）ｉ５Ｉ５１
）５３時（ωω恒は第１図の角度設定回路（４）〜αυ
に夫々対応するものである。尚、６１０６１はＡＮＬ）
ゲートである。角度合成回路Ｃｌ力は、ＮＡＮＤゲー）
６１〜６ηの出カン合成する入力反転ＯＲゲートωで＊
成ざｎている。ライン６Ｄは第４図の桁上げ検出回路σ
７）に接続さｎるものであり、ラインｆｉｚは桁下げ検
出回路側に接続さｎるものである。 第４図は第１図の桁上げ検出回路側１桁下げ検出回路部
１公配回路α３．ラッチ回路Ｑ４１〜αυ、制御回路（
ｌ罎、ＷＡ正回路ｃｌＩＶ詳しく示すものである。この
図から明らかなように１桁上げ及び桁下げ検出回路ａη
α＆は夫々インノ（−夕で構成されている。また、第３
図のＯＲゲート−〇出力端子に接続さｎるライン１は１
分配剤ＡＮＤゲート６４１（へ）缶に接続ｇｎている。 う゛ｙｆ回路０４１ ［５１αｔｉｔ丁、ＡＮＬ）ゲー
ト−〜−の出力な入力とするＪＫフＩＪ−ノブ７０・ノ
ブによって形成さｎている。制御回路（１１（言、３つ
のＪＫフリップフロップ＠ｆＪＩ！１．３つのＤタイプ
７１７ツプフロツプσ０Ｃ１１Ｊσ４と、３つのＯＲゲ
ートσｅσ４１（ハ）と、１つのＡＮＤゲートσＱとに
よって構成さｎている。そして、ＪＫフリ゛ノブフロ゛
ノブｆｉηのＪ端子罠は桁上げ検出囲路ａηが接続され
、に端子には桁下げ検出回路が接続さｎている。従って
、第７図の（Ｄと（εとに応答して（））の出力を発生
する。 またこのプリセット端子Ｐ）Ｌには電導投入時の誤動作
防止のためのアップダウン修正ノくルスを印加するライ
ンが接続されている。更にこのフリ゛ノブ７０ッグ６η
のクロック入力端子ＣＰＫはインＡ−タσ’７１介して
第１囚に示した波形整形回路（２１のＱ出力が結合さｎ
ている。ＪＫフリ゛ノブフロ′ノブ額のζ出力端子は欠
設のＪＫフリップ７０゛ツブ６１１１１のクロック層子
ＣＰＫ＊続さｎている。、従って。 ３つのＤタイプ７リツプフロツプσ０（１１Ｊσ３のＤ
入力端子には、第７図の（ＩＩ （Ｊｌ ｌ（ｌの波形
が入力し、３つのＯＲゲートσ３（１４Ｊσ５から第７
図の（しく財）卸の波形が得られ１分配ＡＮｉ）ゲート
６４１ｉ５１缶からは第７脂の（０１（Ｐｌ（へ））の
波形が得られる。補正回路■は４つのＡＮＤゲートσ〜
σ９ω勧から成り１周期的にＰＷＭ汲を補正するパルス
を発生する。 第９図は】相分の第１のＰＷＭ波の３６０度のパルス列
な示すものであり、１つの基本パルスＰと、１６個の変
調パルスＰ、〜ＰＩ６とから成る。そして１本実施力で
は、１１が０度、ａ、が４・５度、 ａＪが７．５度、
１４が１２度＋ｉ ａ、が】５度、ａ６が２１度。 ａ！が２２．５度、ａ、が２８．５度、ａｏが３０ Ｋ
、 ｌｌａが１５０度％ａｌｌが１ Ｓ Ｌ５ ＭＦ
−ａｌｌが１５７．５度。 １１１が】５９度、ａｌ４が］ ６５ ｊｌｊ−ａｓｓ
が１６８度。 １里、が］ ？ ２．５度、１秤が１７５．５度、 ａ
ｌ、が１８０度、８８．が１８４．５度、ａｌ。が３８
７．５度、ａ３．が］ ９２ ｆ％ａＨが１９５度４
ａｍｓが２０１度％ ａｌ４が２０２．５ ｆ、ａ、、
が２０８．５度、 Ｊｌｆｉ、が２】Ｏｉｊ、”＊ｑが
３３０度％ ａ＝、が３３１．５ Ｉｆ、 ａ、、が３
３７．５ Ｋ、 ａ、、が３３９度％ ａｌｌが３４５
度＆ａａｔが４４８度、 ａｇが３５２．５度、ａｎが
３５５．５度。 １１、が３６０Ｋにほぼ設定さｎている。 上述から明らかなように、第】図〜第】０図に示す実施
例では、第２のＰＷＭ波をカウンタ山を利用して形成し
、＃！】のＰＷＭ波の９０度でアップカウントからダウ
ンカウントに反転させるように第】のＰＷＭ波に同期さ
せているので、第２のＰＶＶＭ＠も９０［な中心にして
対称な鼓形となる。 従って、偶数医高調汲を除去することが可能になる。ま
た第１のＰＷＭ汲と出力変調波との５なり周波数成分も
除去することが可能になる。尚低次の奇数矢高１ｌｉｌ
Ｉ＠成分も勿論低減さｎる。 またカウンタ（３）及び（至）′１に一第】のＰ冑Ｍ波
の周期の’／６０周期で動作させるので％３相分の＃！
１及び第２のＰＷＭ１’に共通のカウンタで形成するこ
とが可能になる。 以上１本発明の実施ｉｐＨについて述べたが、不発明は
これに限定されるものでなく、更に変形可能なものであ
り、１ＰＩｌえは、単相インバータにも勿論適用可能で
ある。第】】図は単相の場合の制御方式を示し、第】１
＠（５）の第１のＰＷＭ波００度と９０ｆと】８０度な
検出して第１１図（Ｂｌのアップダウン制御備考を形成
し、第１図のカウンタ■に相当するものに入力させる。 また第】】１但の微分パルスＩｆｆｊｌ！１３悶ρに示
す如（形成し、０度と１８０ｆで第１図のカウンタ■に
相当するものをクリアする。これにより、アップダウン
カウンタから第］】図（Ｌ）に示す出力を得ることが出
来る。 そこで、第５恥と同様な回路でデジタル設定レベルＬ、
〜Ｌ、とカウンタ出力とを比較し、第】】図（Ｅ］Ｋ示
ｊｔｓ２にＩ）ＰＷＭ＊ｖ形成ｊ６゜また％ＩＩＩａｌ
ｌ（Ｙ）、第１１ ＠（Ｌ）ｌＫ示ｊ ヨｊ ｒｘ力ｆ
ｙンタ出力を１）−Ａｉ換器でアナログ０１号に変換し
。 アナログ三角波と設定レベルとの比較でＮ２のＰＷＭ波
を形成してもよい。 また、ＡＮＤゲート（至）＠＠忙よって第２のＰＷＭ波
を、＠】のｌ’ＷＭ波の全区間に付加せずに１％開昭５
６−１５０９７３号公報に開示さｎているような断続期
間指定信号形成回路（小数決＝電変調回路）Ｙ設け、指
定さｎた期間のみを断続波形としてもよい。
第】図は本発明の寮施ガに侮わる３相ブリツジ型インバ
ータ装置のＰＷＭ波形波形成回路ケグロック図、第２図
は第１図の回路の出力で駆動さｎる３相ブリツジ型イン
バータを示す回路図、第３図、第４図、及び第５図は第
】図の一部′９ｔＰＬ＜示すプはツタｌｉ！１％第６−
は第１図〜第４図に於け６Ｃ，ｋＬ、Ｔ、Ｓ、Ｖ、Ｗ％
Ｘ、Ｙ、Ｚ点ｆ）吠Ｄ’に示ｊｔＩＲ形図、第７−は第
】図〜第４図のＡ〜Ｕ点の状態を示す波形図、第８図は
第２のＰＷＭ波と二惠パルス幅変１１＠とを説明的に示
′１″′波形図、第９図は第６図の波形を３６０１の範
囲で示す波形図。 第１０図は第２囚のインバータの出力電圧を示す波形因
、第】１図は単相の実施例〉示す波形図である。 尚−１１ｉＫ用いらｎている符号に於いて、（３１は第
］のＰＷＭｇ用カウｙ タ、 Ｇ４１ｆｆ５１Ｃ１ｆｉ
ｆ１第１ｆ）ＰＷＭ波出力用ラッチ回路、Ｏｅ＠（ハ）
は２１パルス幅変形波形成用ＡＮＤゲート、ｇａは第２
のＰＷＭ波形成回路、０Ｑは第２のＰＷＭｌ用カウンタ
、Ｃ（邊は同期検出用ＯＲゲートである。 第２図 第５図 第３図
ータ装置のＰＷＭ波形波形成回路ケグロック図、第２図
は第１図の回路の出力で駆動さｎる３相ブリツジ型イン
バータを示す回路図、第３図、第４図、及び第５図は第
】図の一部′９ｔＰＬ＜示すプはツタｌｉ！１％第６−
は第１図〜第４図に於け６Ｃ，ｋＬ、Ｔ、Ｓ、Ｖ、Ｗ％
Ｘ、Ｙ、Ｚ点ｆ）吠Ｄ’に示ｊｔＩＲ形図、第７−は第
】図〜第４図のＡ〜Ｕ点の状態を示す波形図、第８図は
第２のＰＷＭ波と二惠パルス幅変１１＠とを説明的に示
′１″′波形図、第９図は第６図の波形を３６０１の範
囲で示す波形図。 第１０図は第２囚のインバータの出力電圧を示す波形因
、第】１図は単相の実施例〉示す波形図である。 尚−１１ｉＫ用いらｎている符号に於いて、（３１は第
］のＰＷＭｇ用カウｙ タ、 Ｇ４１ｆｆ５１Ｃ１ｆｉ
ｆ１第１ｆ）ＰＷＭ波出力用ラッチ回路、Ｏｅ＠（ハ）
は２１パルス幅変形波形成用ＡＮＤゲート、ｇａは第２
のＰＷＭ波形成回路、０Ｑは第２のＰＷＭｌ用カウンタ
、Ｃ（邊は同期検出用ＯＲゲートである。 第２図 第５図 第３図
Claims (1)
- （１）単相又は多相の高ｌ１１＠低減パルス幅変ｖＩ４
妓ン形成する累】のパルス幅変ｌ＃汲形成回路と、前記
第】のパルス幅変調波形成回路で形成する単相又は多相
の累】のパルス幅ｉｎ＠の少なくとも０度と９Ｏｆと１
８０ｆを検出する同期検出回路と。 前記同期検出回路から得らｎる少なくとも前記Ｏｆ検出
信号と前記９０度検出信号と前記】８０度検出信号とに
応答してアップカウント状態からダウンカウント状態又
はこの逆に転換し且つ少な（とも前記０１ｉＩＬ検出信
号及び前記１８０度検出信号に応答してクリア状１ＩＩ
Ｋなり、前記９０度を中心に対称的なカウント出カン発
生するアップダウンカウンタと。 前記アップダウンカウンタから得らｎるデジタル出力又
は該デジタル出力に対応するアナログ信号からなる第］
の入力信号と検出又は設定さｎたデジタル信号又はアナ
ログ信号からなる第２の入力信号とを比較し、前記Ｍ】
のパルス幅変調彼のパルス数よりも十分に多いパルス数
の第２のパルス幅変詞波を形成する累２のパルス幅変調
波形成回路と。 前記第】のパルス幅変１ｉｉｌ故の一部又は全部を前記
第２のパルス幅変ＩＩｍに置き換えて二重パルス幅変調
１１を形成する二重パルス幅変調波形成回路と を具備したパルス幅変調波形成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065635A JPS58182479A (ja) | 1982-04-19 | 1982-04-19 | パルス幅変調波形成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065635A JPS58182479A (ja) | 1982-04-19 | 1982-04-19 | パルス幅変調波形成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182479A true JPS58182479A (ja) | 1983-10-25 |
| JPH0542229B2 JPH0542229B2 (ja) | 1993-06-25 |
Family
ID=13292674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065635A Granted JPS58182479A (ja) | 1982-04-19 | 1982-04-19 | パルス幅変調波形成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182479A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532494A (en) * | 1978-07-06 | 1980-03-07 | Siemens Ag | Converter controller |
-
1982
- 1982-04-19 JP JP57065635A patent/JPS58182479A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532494A (en) * | 1978-07-06 | 1980-03-07 | Siemens Ag | Converter controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542229B2 (ja) | 1993-06-25 |
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