JPS58178611A - 同調増幅器 - Google Patents
同調増幅器Info
- Publication number
- JPS58178611A JPS58178611A JP57061295A JP6129582A JPS58178611A JP S58178611 A JPS58178611 A JP S58178611A JP 57061295 A JP57061295 A JP 57061295A JP 6129582 A JP6129582 A JP 6129582A JP S58178611 A JPS58178611 A JP S58178611A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pair
- transistors
- constant current
- peaking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明けトランジスタを使用した差動入力形の同調増幅
器に関するものである。特にモノリシック集積口路に適
する同調増幅器に関する。
器に関するものである。特にモノリシック集積口路に適
する同調増幅器に関する。
第１図は従来例の差動大刀形同−増幅器の回路図である
。工Ｎ１、Ｉｋｈｕ差動入カ端子で、ＯＵＴ。
。工Ｎ１、Ｉｋｈｕ差動入カ端子で、ＯＵＴ。
は出力端子である。ｖｃＦｉコレクタ電源電圧端子、ｖ
ｂはペース電源電圧端子、ｖ、Ｆｉ工きツタ電源電圧熾
子である。Ｔｒｌ 、Ｔｒｌ、丁ｒ５はトランジスタ、
Ｒｃｌ、Ｒｅ２はコレクタ抵抗、Ｒｅ ｆｉミニミッタ
抗、０＋ Ｆｉ共振回路の容量、Ｌｌは共振回路のイン
ダクタンスである。
ｂはペース電源電圧端子、ｖ、Ｆｉ工きツタ電源電圧熾
子である。Ｔｒｌ 、Ｔｒｌ、丁ｒ５はトランジスタ、
Ｒｃｌ、Ｒｅ２はコレクタ抵抗、Ｒｅ ｆｉミニミッタ
抗、０＋ Ｆｉ共振回路の容量、Ｌｌは共振回路のイン
ダクタンスである。
第１図に示すように差動増幅回路のコレクタ抵抗Ｒｃ２
に並列に、並列ＬＣ共振回路ｔ−接続することにより、
第２図に示すような電圧利得の同ｖ４％性を得ることが
できる。しかしこの回路にはインダクタンスＬ１を含む
ので、同調増幅器のモノリシック集積回路化が困難であ
った。そのために従来の同調増幅器は差動増幅回路のみ
モノリシック集積回路化しＬＯ共振回路は外付として構
成し、小形化が困難であった。
に並列に、並列ＬＣ共振回路ｔ−接続することにより、
第２図に示すような電圧利得の同ｖ４％性を得ることが
できる。しかしこの回路にはインダクタンスＬ１を含む
ので、同調増幅器のモノリシック集積回路化が困難であ
った。そのために従来の同調増幅器は差動増幅回路のみ
モノリシック集積回路化しＬＯ共振回路は外付として構
成し、小形化が困難であった。
本発明はインダクタンスを含まない集積回路化に適する
差動入力形の同調増幅器を提供することを目的とする。
差動入力形の同調増幅器を提供することを目的とする。
〔発明の要点〕
本発明の第一点は、差動増幅回路を構成する一対のトラ
ンジスタの両エミッタと一個の定電流回路との間に抵抗
ｔ−後接続、さらに両エミッタ間に容量を接続し、この
容量と抵抗とによシ定まるピーキング周波数で利得が大
きくなり、低周波域では利得が小さくなるように負帰還
量を設定することを特徴とする。
ンジスタの両エミッタと一個の定電流回路との間に抵抗
ｔ−後接続、さらに両エミッタ間に容量を接続し、この
容量と抵抗とによシ定まるピーキング周波数で利得が大
きくなり、低周波域では利得が小さくなるように負帰還
量を設定することを特徴とする。
本発明の第二点は、上記容量と直列に遅延ＩＩ４を接続
すること′ｆｒ特徴とする。
すること′ｆｒ特徴とする。
第３図は本発明実施例回路の構成図である。差動入力端
チェＭ１および工Ｎ２は、一対のトランジスタＴｒ１
、 Ｔｒｌのそれぞれペースに接続し、そのコレクタに
は、出力端子０ＵＴｊ、ＯＵＴ ２を接続する。
チェＭ１および工Ｎ２は、一対のトランジスタＴｒ１
、 Ｔｒｌのそれぞれペースに接続し、そのコレクタに
は、出力端子０ＵＴｊ、ＯＵＴ ２を接続する。
両トランジスタＴｒ１、Ｔｒｌのエミッタは、それぞれ
抵抗Ｒｔ、Ｒ２を介して、トランジスタＴｒ５のコレｐ
ｐＫ接続する。このトランジスタＴｒ５のペースは、ペ
ース電源電圧端子Ｗｂ Ｋ接続し、そのエミッタは抵抗
Ｒｅを介してエミッタ電源電圧端子 □■θに接続
することにより、定電流回路として作用させる。
抵抗Ｒｔ、Ｒ２を介して、トランジスタＴｒ５のコレｐ
ｐＫ接続する。このトランジスタＴｒ５のペースは、ペ
ース電源電圧端子Ｗｂ Ｋ接続し、そのエミッタは抵抗
Ｒｅを介してエミッタ電源電圧端子 □■θに接続
することにより、定電流回路として作用させる。
ここで本発明の特徴とする構成は、一対のトランジスタ
Ｔｒ１ 、Ｔｒｌの各エミッタ間に、容量Ｃおよび遅延
線ＤＬの直列回路が接続されたことにある。このように
構成することにより、このエンツタ回路はいわゆるピー
キング回路として作用する。
Ｔｒ１ 、Ｔｒｌの各エミッタ間に、容量Ｃおよび遅延
線ＤＬの直列回路が接続されたことにある。このように
構成することにより、このエンツタ回路はいわゆるピー
キング回路として作用する。
さらに本発明の特徴とするところは、このピーキング回
路により定まるピーキングＩｌ［数で利得が高くなり、
低周波域では十分に負帰還量を大きくして、その利得が
小さくなるように設定するところに特徴がある。＝ 上記遅延線ＤＬの遅延量をほとんど零に設定すると、第
一の発明である。第二の発明はこの遅延線ＤＬの遅延量
を大きくとり２、この値が大きくなるに従い共振のｑが
高くな９同調点がシャープになる。
路により定まるピーキングＩｌ［数で利得が高くなり、
低周波域では十分に負帰還量を大きくして、その利得が
小さくなるように設定するところに特徴がある。＝ 上記遅延線ＤＬの遅延量をほとんど零に設定すると、第
一の発明である。第二の発明はこの遅延線ＤＬの遅延量
を大きくとり２、この値が大きくなるに従い共振のｑが
高くな９同調点がシャープになる。
遅延ＭＤＬは、共通電位点く接続された導体と、この導
体の上に形成され九薄い絶縁層と、この絶４縁層の上に
形成され丸帯状の導体とＫより形成される。この帯状の
導体の幅、および絶縁層の厚さおよび誘電率から特性イ
ンピーダンスが定まシ、この帯状の導体の長さにより遅
延量が定まることは公知のとおりである。上記実施例の
４のは、特性インピーダンスが約５００、長さが約１０
雪のものである。
体の上に形成され九薄い絶縁層と、この絶４縁層の上に
形成され丸帯状の導体とＫより形成される。この帯状の
導体の幅、および絶縁層の厚さおよび誘電率から特性イ
ンピーダンスが定まシ、この帯状の導体の長さにより遅
延量が定まることは公知のとおりである。上記実施例の
４のは、特性インピーダンスが約５００、長さが約１０
雪のものである。
両エミッタ間に高域通過形のピーキング回路を接続し、
低ＩＩＩ披数帯斌においては利得が零以下となるように
、ピーキング回路の抵抗Ｒ１、Ｒ２をコレクタ抵ＦＬＲ
ｃ＋、Ｒｅ２よシ大きくシ、高周波数帯ｗ！、において
は容量Ｃによってピーキング回路のインピーダンスをコ
レクタ抵抗Ｒｃ１、Ｒｅ２に比較して小さくなるように
設定する。これにより高域通過形の電圧利得が実現され
、かつトランジスタ自身のＩｌ！ｉ埴−断特性を利用す
ることにより１、第４図に示すような同調特性を実現す
ることができる。
低ＩＩＩ披数帯斌においては利得が零以下となるように
、ピーキング回路の抵抗Ｒ１、Ｒ２をコレクタ抵ＦＬＲ
ｃ＋、Ｒｅ２よシ大きくシ、高周波数帯ｗ！、において
は容量Ｃによってピーキング回路のインピーダンスをコ
レクタ抵抗Ｒｃ１、Ｒｅ２に比較して小さくなるように
設定する。これにより高域通過形の電圧利得が実現され
、かつトランジスタ自身のＩｌ！ｉ埴−断特性を利用す
ることにより１、第４図に示すような同調特性を実現す
ることができる。
＃！４園の特性は遅延＠ＤＬの遅抵時間τを０とした場
合である。０１ ％ Ｇ２ 、”Ｓ 、Ｇ４はピーキン
グ回路の容量Ｃの値をそれぞれ５２ ｐｐ、１４ｐ？、
８ｐ’？、４ ｐＦとしたときの電圧利得特性を示す。
合である。０１ ％ Ｇ２ 、”Ｓ 、Ｇ４はピーキン
グ回路の容量Ｃの値をそれぞれ５２ ｐｐ、１４ｐ？、
８ｐ’？、４ ｐＦとしたときの電圧利得特性を示す。
容量ＣＯ値を変化させることによシ、最大電圧利得と最
大電圧利得周波数を変化させることができる。
大電圧利得周波数を変化させることができる。
第５図はピーキング回路の容量０の値を４ ｐｌＦとし
たとき遅延線ＤＬの遅延量を変化させた場合の電圧利得
特性を示し友ものである。ＧτＯｓ Ｇτ１、Ｇτ２は
それぞれ遅延量τを０．５０．１００ （ｐ８ｓｅ ）
としたときの電圧利得特性であり、ピーキング回路に遅
延線を用いることにより、最大電圧利得とＱをさらに大
きくすることができる。
たとき遅延線ＤＬの遅延量を変化させた場合の電圧利得
特性を示し友ものである。ＧτＯｓ Ｇτ１、Ｇτ２は
それぞれ遅延量τを０．５０．１００ （ｐ８ｓｅ ）
としたときの電圧利得特性であり、ピーキング回路に遅
延線を用いることにより、最大電圧利得とＱをさらに大
きくすることができる。
第６図＃′ｉ第５図の差動増幅回路を２段縦続接続した
同一増幅器の回路図である。
同一増幅器の回路図である。
第７図は第６図に示す同調増幅器の遅延線ＤＬ、ＤＬ’
の遅延量をそれぞれ零とした場合の電圧利得特性例を示
す。第７図において電圧利得特性Ｇ５、Ｇ４、Ｇ７、Ｇ
ｅ＃ｉピーキング回路の宮量値をＯ＝ Ｏ’＝ ２０ｐ
）Ｆ、 １０ｐ？、 ５ｐＦ、Ｚ５ｐ？としたときの特
性である。第３図に示す差動増幅回路を２段縦続接続し
た回路構成を用いることにより、１段差動増幅回路の場
合に比較して最大電圧利得と最大電圧利得周波数をさら
に大きくすることができる。
の遅延量をそれぞれ零とした場合の電圧利得特性例を示
す。第７図において電圧利得特性Ｇ５、Ｇ４、Ｇ７、Ｇ
ｅ＃ｉピーキング回路の宮量値をＯ＝ Ｏ’＝ ２０ｐ
）Ｆ、 １０ｐ？、 ５ｐＦ、Ｚ５ｐ？としたときの特
性である。第３図に示す差動増幅回路を２段縦続接続し
た回路構成を用いることにより、１段差動増幅回路の場
合に比較して最大電圧利得と最大電圧利得周波数をさら
に大きくすることができる。
以上説明したように、本発明の回路はモノリシック集積
回路化の困難なＩａ共振回路を用いる必要がなく、容量
のみで電圧利得の同調特性を実現することができる。し
たがって、本発明によって得られ九同調増幅器は高周波
帯域で安定な同調特性が実現できる。本発明の増幅器は
モノリシック集積回路化が可能であるので、小形でかつ
高安定な同調増幅器を実現できる利点がある。
回路化の困難なＩａ共振回路を用いる必要がなく、容量
のみで電圧利得の同調特性を実現することができる。し
たがって、本発明によって得られ九同調増幅器は高周波
帯域で安定な同調特性が実現できる。本発明の増幅器は
モノリシック集積回路化が可能であるので、小形でかつ
高安定な同調増幅器を実現できる利点がある。
第１図は従来例の差動入力形同調増幅器の回路図。
第２図はその回路の電圧利得特性例を示す図。
第５図は本発明実施例同調増幅器の回路図。
第４図および第５図はその実施例回路の電圧利得特性例
を示す図。 第６因は本発明による同調増幅器の別の実施例の回路図
。 第７図はその別の実施例回路の電圧利得特性例を示す図
。 特許出願人日本電信電話公社 代理人 弁理士 井 出 直 孝 周波Ｅ ｆｆｉＺ口 周″ＪＬ数ＣＨｚ） Ｍ４図 周渡歓（Ｈｚ） 消５図 鶏７回
を示す図。 第６因は本発明による同調増幅器の別の実施例の回路図
。 第７図はその別の実施例回路の電圧利得特性例を示す図
。 特許出願人日本電信電話公社 代理人 弁理士 井 出 直 孝 周波Ｅ ｆｆｉＺ口 周″ＪＬ数ＣＨｚ） Ｍ４図 周渡歓（Ｈｚ） 消５図 鶏７回
Claims (2)
- （１）一対の差動入力端子（工Ｎ１、工）１２）と、こ
の入力端子にそれぞれベースが接続された一対のトラン
ジスタ（Ｔｒｌ、Ｔｒ２ ）と、−個の定電流回路と、 上記一対のトランジスタの各エミッタとこの定電流回路
との間に接続された抵抗（Ｒ１、Ｒ２）と、この一対の
トランジスタの各エミッタの間に接続された容量（０）
とを含み、 低周波域の利得が小さく、 上記容量と上記抵抗とによシ定まるピーキング局波数で
利得が大きくなるように負帰還量が設定されたことを特
徴とする同調増幅器。 - （２） 一対の差動入力端子（ＩＮ、、工Ｎ２ ）と
、この入力端子にそれぞれペースがＩＩＭされ九一対の
トランジスタ（Ｔｒｌ、Ｔｒ２ ）と、−個の定電１！
１回路と、 上記一対のトランジスタの各エンツタとこの定電流回路
との関に接続された抵抗（Ｒ＋ ｓ Ｒ２）と、この一
対のトランジスタの各エミッタの間に接続され友容量（
０）および遅延線’（ＤＩ、）の直列回路とを含み、 低周波域の利得が小さく、 上記容量と上記抵抗と上記遅延線とにょ夛定まるピーキ
ング周波数で利得が大きくなるように負帰還量が設定さ
れたことを特徴とする１ｊｌｌｌ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061295A JPS58178611A (ja) | 1982-04-12 | 1982-04-12 | 同調増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061295A JPS58178611A (ja) | 1982-04-12 | 1982-04-12 | 同調増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58178611A true JPS58178611A (ja) | 1983-10-19 |
| JPS6261167B2 JPS6261167B2 (ja) | 1987-12-19 |
Family
ID=13167055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57061295A Granted JPS58178611A (ja) | 1982-04-12 | 1982-04-12 | 同調増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178611A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619213A (en) * | 1979-07-24 | 1981-02-23 | Nec Corp | Band pass type differential amplifying circuit |
| JPS5661814A (en) * | 1979-10-23 | 1981-05-27 | Matsushita Electric Ind Co Ltd | Wide-band amplifying device |
| JPS5719614U (ja) * | 1980-07-04 | 1982-02-01 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1533097A (en) * | 1976-03-25 | 1978-11-22 | Motorola Inc | Radio receiver blanker gate |
-
1982
- 1982-04-12 JP JP57061295A patent/JPS58178611A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619213A (en) * | 1979-07-24 | 1981-02-23 | Nec Corp | Band pass type differential amplifying circuit |
| JPS5661814A (en) * | 1979-10-23 | 1981-05-27 | Matsushita Electric Ind Co Ltd | Wide-band amplifying device |
| JPS5719614U (ja) * | 1980-07-04 | 1982-02-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6261167B2 (ja) | 1987-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7375583B2 (en) | Low noise lowpass filter | |
| KR20070014196A (ko) | Ｑ 향상 회로 및 방법 | |
| JPS58178611A (ja) | 同調増幅器 | |
| US20140247089A1 (en) | Two Stage Source-Follower Based Filter | |
| US3513401A (en) | Circuit arrangements employing active elements therein functioning as circulators,gyrators,inductors or filters | |
| JPH05299949A (ja) | 帰還形差動増幅回路 | |
| US4423394A (en) | Multiple pole bandpass filter having monolithic crystal elements | |
| US5177382A (en) | Active filter circuit | |
| JP2004064283A (ja) | 同調回路 | |
| US7109786B2 (en) | Biquad notch filter | |
| US3559091A (en) | Broadband interstage coupling circuit | |
| JPH0230202B2 (ja) | Ritokukahenzofukukairo | |
| JP2005159860A (ja) | 広帯域増幅器 | |
| JPS62109410A (ja) | マイクロ波増幅器用バイアス回路 | |
| JP2001251164A (ja) | アクティブインダクタンス回路及び２端子素子型アクティブインダクタンス回路並びに対称４端子型アクティブインダクタンス回路 | |
| JP2515821B2 (ja) | 制御増幅器 | |
| JPS6119133B2 (ja) | ||
| JPS6016093Y2 (ja) | 能動フイルタ・オツシレ−タ | |
| SU1197049A1 (ru) | Усилитель | |
| SU1672556A1 (ru) | Активный фильтр | |
| JPS6129203A (ja) | 増巾器 | |
| KR0154772B1 (ko) | 저출력 임피던스 및 고역차단 특성을 갖는 무선 주파수 출력단 회로 | |
| JPH0570325B2 (ja) | ||
| JP3145690B2 (ja) | ジャイレータ遅延回路 | |
| JP2639808B2 (ja) | アクテイブフイルタ |