JPS58170051A - Ｒｏｍを有する半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の被術分野 本発明は、ユーザが指定する記憶情報を任意に書き込む
ことができるマスクｌｌ０Ｍ　（マスク自リード・オン
リー拳メそり）を有する半導体装置の製造方法に関する
。

従来技術と間層点 ユーザの指定する記憶情報の書き込みを可能にしたマス
クＲＯＭは、一般にその製造プロセスの途中においてユ
ーザの指定する記憶情報の書き込みを行う方式を採って
おり、そして当該書き込みは、ユーザに対する納期の短
縮を図る観点から集積回路製造工程のできるだけ後の工
程で行うことが望まれるが、反面、納期に重点を置くと
メモリの集積度が低下することになる。

そこで、本発明者は、さきに前記二律背反的条件を成る
程度充足できる技術を提供した（要すれば特願昭５６−
１０２８７２号参照）。次に、これを第１図乃至第３図
を参照して説明する。

＄１図乃至第３図は既提供の読み出し専用メモリ、即ち
ユーザ指定の暉憶情報の書き込みを可能にしたマスクＲ
ＯＭ　（ユーザＲｏｄ　）の−例を示すもので、該マス
クＲＯＭを構成する１メモリセルはＭＯＳトランジスタ
Ｔｒ１．Ｔｒ２からなるＮＯＲゲートよりなり、この一
方のトランジスタＴｒ１のゲート電極は択ワード線Ｗ）
に接続されているとともに、その各ソースＳはグランド
に接地され、さらに両トランジスタＴｒ１．Ｔｒｘのド
レイン部りに共通に形成され、該共通ドレイン部りに形
成した電極コンタクト窓ＣＰを介して同一のビット線Ｂ
ｉに接続されている。

そして選択されたワード線間およびビット線Ｂｉに対応
するメモリセルのデータ出力が“Ｈ”レベルとなるよう
にセットする場合は、トランジスタＴｒｚをオフ々ット
ゲートトランジスタ６二形成し、また、選択されたワー
ド線Ｗｉとビット線Ｂｉに対応するメモリセルのデータ
出力が“Ｌ”レベルとなるようにセットする場合は、ト
ランジスタＴｒ１をエンへンスメントトランジスタに形
成する。

ここでオフセットゲートトランジスタＴｒ１と称するも
のは、第３図に示すように基板ＳＵＥ上に形成されたポ
リシリコンゲートＧｐと、基板ＳＵＥ上に拡散により形
成された共通ドレイン部りおよびソースＳとが互いに離
間している構造のものを言、；１ １　　　　　う、また、このようなオフセットゲートト
ランジスタを形成する場合は、ユーザＲＯＭの製造プロ
セスの途中、例えばゲート電極形成終了段階において、
共通ドレイン部りおよびソースＳを拡散により形成する
とき、第２図の破線で示すようにポリシリコンゲートＧ
Ｐの近傍をマスクし、共通ドレイン部りおよびソースＳ
の拡散領域がゲートＧＰに達しないようにすることで形
成される。

なお、上記説明では、オフセットゲートトランジスタを
形成するときドレイン部りおよびソースＳの両方がゲー
トＧＰから離間する構造にしたが、これに限定されず、
ドレイン部りおよびソースＳのいずれか一方がゲートＧ
Ｐから離間していれば、オフセットゲートトランジスタ
として機能することになる。

上記構成のマスクＲＯＭにおいて、選択ワード線闘を“
Ｈ”レベルとし、非選択ワード線町を“Ｌ″レベルして
メモリセルの記憶内容な続み出すとき、選択されたワー
ド線Ｗｉとピッド線Ｂｉに対応する該当トランジスタ”
Ｉ’ｒ１が、第５図に示す如きオフセットゲートトラン
ジスタＴｒ１で構成されていれば、該トランジスタＴｒ
１はオフし、ビット線Ｂ、の出力は＃Ｈ”レベルとなる
。

また、上記該当トランジスタＴｒ１がエンハンスメント
トランジスタＣ８５図に示すトランジスタＴｒ２に相当
する構造のもの）で構成されていれば、該トランジスタ
Ｔｒｔは導通して電流がアースに流れるため、ビット線
Ｂｔ′の出力は“Ｌ”レベルとなる。

この改良技術に依ると、従来技術の欠点はかなり改善さ
れてはいるが、近年のユーザ側からの要求は更に厳しく
なりつつある。

発明の目的 本発明は、前記の如きマスクＲＯＭを含んだ装置の半完
成状態から完成に至るまでの工数、時間を更に′短縮し
、しかも、集積性を損なうことがないようにするもので
ある。

゛発明の実施例 １３４図乃至第６図は本発明一実施例を説明する為の工
程要所に於ける半導体装置の要部断面図であり、次に、
これ等の図を参照しつつ記述する。

尚、Ａは他の回路部分、Ｅ＃ｉＲＯＭ部分、Ｄはデプレ
ッション型トランジスタｍ分、Ｅは二ンへンヌメント型
トランジスタ部分をそれぞれ示している。

第４図参照 １１）Ｐ型シリコン半導体基板１の表面に熱酸化法に依
る極く薄い二酸化シリコン膜（図示せず）を形成し、そ
の上に、化学気相堆積法にて窒化シリコン（５ｌｓＮ番
）膜を形成する。

（２）　　フォト・リソグラフィ技術Ｃ：て前記窒化シ
リコン膜をパターニングし、活性領域となるべき部分上
に在るものを残し、他を除去する。

（３）　　イオン注入法にて硼素イオンを打ち込みＰ゛
型チャネル・カット領域（図示せず）をフィールド領域
に形成する。

（４）　　フォト・レジスト膜を除去してから、前記窒
化シリコン膜をマスクとする選択的熱酸化法に依り二酸
化シリコン−フィールド絶縁膜２を形成する。

（５）　　マスクとして使用した窒化シリコン膜とその
下の二酸化シリコン膜を除去する。

（６）熱酸化法にてニー化シリコン・ゲート絶縁膜５を
形成する。

（７）エンへンスメント型トランジスタ部分のしきい値
を制御する為、硼素イオンを選択的にイオン注入する。

（８）　　デプレッション型トランジスタ部分のしきい
値を制御する為、燐イオンを選択的にイオン注入する。

（９）　　前記選択的イオン注入のマスクとして用いた
フォト・レジスト膜を除去してからゲート絶縁１１３の
ベターニングを行ない、ノンパッティング・コンタクト
窓を形成する。尚、この工程は必須のものではない。

（１０）化学気相堆積法にて多結晶シリコン膜を厚さ例
えば４０００　（ｆｆｉ）程度に形成する。

（１１）多結晶シリコンを導電性化する為、適宜の技法
、例えば気相拡散法、イオン注入法などに依り燐を拡散
する。

（１′２）フォト・リングラフィ技術（：て多結晶シリ
コ、　　　　ｙ　ＩＩ　ｔｖ　ハｙ−ニングを行な、１
４　、’シリコン・ゲート電ｔｊ４及び他の電極配線（
図示せず）を形成する。

（１３）フォト・レジスト膜でソース・ドレイン形成用
マスクを設けてからイオン注入法にて砒素イオンを打ち
込み、Ｃ型領域を形成する。

ＲＯＭ部分は全てオフセット・ゲート型トクンジスタで
構成され、５Ｓはソース領域、５Ｄは共通ドレイン領域
である。本発明では少なくともソース領域５Ｓをゲート
より離すようＣしている。

（１４）フォト・レジスト膜を除去してからゲート絶縁
膜３のバターニングを行なうと第４図の状態になる。

第５図参照 （１５）熱酸化法にて厚さ例えば５００（Ａ）程度の二
酸化ｖ　９プン絶縁膜６を形成する。尚、低濃度基板（
例えばＰ型の２０〔Ω−０ｍ）　）を利用する場合−二
は、これまでの酸化処理に依ってパイルやダウン現象を
生じオフセット部の表面不純物濃度の低下を招来し絡型
反転ｔ−を生じ易くなってしまう。従って、そのような
場合シーは、この段階で例えば硼素イオンなドーズ量で
１０１２〜１０１１（Ｃ−”）程度オフセット部に注入
してから以後の工程を進めると良い。

（１６）化学気相堆積法（二て燐硅酸ガラス膜７を厚さ
例えば１０．０００　（Ａ）程度に形成する。

（１７）フォト・リソグラフィ技術にて燐硅酸ガラス膜
７及び二酸化シリコン絶縁膜６のバターニングを行なっ
て電極コンタクト窓を形成する。

（１８）熱処還を行なって燐硅酸ガラス膜７をメルトし
てエツジを滑らか（−する。

（１９）例えば蒸着法にてアルミニウム膜を形成し、こ
れをフォト・リソグラフィ技術≦：でバターニングし、
金属電極８を形成する。

（２０）この後、背面処理等、ＲＯＭ部分Ｂの加工１：
依っては影響されない部分に対し所要の加工を施して半
完成品とする。この状態では、　ＲＯＭ部分Ｂ（：於け
るトランジスタは全て導通することができないオフセッ
ト型となっていて、信号出力はへイ・レベル、例えば“
１′のみである。

この半完成品Ｃ一対してユーザが指定する情報を書き込
む（：は次のよう（−する。

第６ＷＪ＃＠ （２１）　　リ！クテプ・イオン・エツチング法を適用
し、　　　□記憶情報を書き込むべきオフセット型トラ
ンジスタのオフセット部分に１Ｉ７Ａを形成する。

す！りｔプ・ブオ、ン・エツチング法に依ると被エツチ
ング部分が横に拡らないので好都合で烏る。尚、この場
合、もフォト□・レジスト膜なと適当なマスクが必要で
あることは云うまでもない （２２）　　イオン注入法にてＷ１１７Ａから燐イオン
を注入し、％＋ａＩＩ域′９を形成する。これ巨依り、
エンへンスメント型トランジスタが形成される。

このトランジスタはゲート電圧如何Ｃ：威り導通し、ロ
ク・レベルの信号を発生させることかできる。

（２Ｓ）　　このｄｋ、カバー燐硅酸ガラス幌やポンデ
ィング拳・ヘッドを形成したり配線を形成する等して完
成する。

１紀説明から判るように、第６図４二関して説明した工
程数は橋めて僅かである。

ところで、前記実施例では、　ＲＯＭ部分Ｂのトランジ
スタは全てオフセット型であった力１、これ番ま鏝初全
てエンノ）ンスメント型（ニジておき、ユーザの記憶情
報書き込みでオフセット型Ｃ：変換するよう仁しても良
い１．これを第７図及び第８図を参照して説明するみ尚
、これ等の図では第４図乃至第６図砿；関して説明した
部分と同部分は同記号でＩ旨示しである。

第７図参照 （１）第４図１＝関して説明した工程の後、ＲＯＭ部分
のトランジスタに於けるオフセット部分に例えば砒素イ
オンを注入して１型領域１０をｊＦ６成しテトランジス
タをエンハンスメント型化しておくものとし、この後、
前記実、弛例と同様（ニジて半完成品の状態シーする。

これに記憶情報を書き込む６二は次のよう（ニする。

第８図参照 （２）　　リｒクチプ・イオン・エツチング法を適用し
、燐硅酸ガラス膜ジ及び二酸化Ｖリコン絶縁膜６などを
エツチングして１型領域１０を露出させる。

（５）　　イオン注入法にて硼素イオンを打ち込んで％
−型領領域１０コンペンセイトを行ないＰ＋型領域１０
′を形成する。これに依り、トランジスタはオフセット
型、即ち、非導通型となる。

この第２実施例に依って得られた装置の動作は第１実施
例（二依る装置と変りない。

発明の効果 本発明に依れば、マスクＲＯＭを有する半導体装置を製
造する（−際し、ＲＯＭの全てのビットに該当するトラ
ンジスタをオフセット型或いはエンハンスメント型とし
て形成し、他の回路が完成した後、選択的Ｃ二絶縁膜を
除去し、不純物を導入することに依りオフセット型のも
のはエンハンスメン）Ｗに、エンハンスメント型のもの
はオフセット型Ｃ：変換することζ二値ってユーザが要
求する記憶情報を書き込むもの！あり、その書き込みか
ら完成までの工程数は橋めて少なく、従って、短時日で
ユーザに渡すことができる。

【図面の簡単な説明】

第１図は従来装置の構成図、第２図はその・（ターン平
面図、第３図はメモリ・セルの断面図、第４図乃至第６
図は本発明一実施例を説明する為の工程要所に於ける半
導−ｉ置の要部断面図、第７図及び第８図面の簡単な説
明する為の工程要所に於ける半導体装置の要部断面図で
ある。 図に於い工、１は基板、２は絶縁膜、３はゲート絶縁膜
、４はゲート電極、５Ｓはソース領域、５Ｄはドレイン
領域、６は絶縁膜、７は燐硅酸ガラス膜、８は電極、９
は１型領域である。 特許出願人　富士通株式会社 代理人　弁理士　玉蟲久五部（外５名）第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 一導電型の半導体基板上にゲートを形成し、次に、該ゲ
   ートの長さ方向のエツジからトランジスタなエンへンス
   メント化或いはオフセット化する為の不純物を導入すべ
   き部分を空けて反対導電型ソース（或いはドレイン）領
   域を形成し、しかる後、前記不純物を導入すべき部分に
   不純物を導入する工程を含んでなることを特徴とするＥ
   ＯＭを有する半導体装置の製造方法。