JPS58169643A - 情報処理装置診断回路 - Google Patents
情報処理装置診断回路Info
- Publication number
- JPS58169643A JPS58169643A JP57052878A JP5287882A JPS58169643A JP S58169643 A JPS58169643 A JP S58169643A JP 57052878 A JP57052878 A JP 57052878A JP 5287882 A JP5287882 A JP 5287882A JP S58169643 A JPS58169643 A JP S58169643A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- circuit
- instruction
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、情報処理装置、特にマイクロプロセッサの診
断回路に係わ９、その診断において診断Ｄａｔａは装置
本来のデータバスから供給し、装置内の７リツプフロツ
プ、カウンタ。レジスタ等の各記憶要素へのセット・ク
ロック、カウントアツプ、ライトφイネーブル等の制御
信号を、シフトレジスタよりなるスキャン方式により供
給し、観測すること、により情報処理装置の機能仕様に
基づくダイナミック（動的）な診断を容易にする診断回
路に関する。
断回路に係わ９、その診断において診断Ｄａｔａは装置
本来のデータバスから供給し、装置内の７リツプフロツ
プ、カウンタ。レジスタ等の各記憶要素へのセット・ク
ロック、カウントアツプ、ライトφイネーブル等の制御
信号を、シフトレジスタよりなるスキャン方式により供
給し、観測すること、により情報処理装置の機能仕様に
基づくダイナミック（動的）な診断を容易にする診断回
路に関する。
技術の背景
情報処理装置は複雑な順序回路、組み合せ回路から構成
されており、その診断は大変むずかしい。
されており、その診断は大変むずかしい。
現在、組み合せ回路のみの診断に関しては、Ｄ−Ａｌｇ
ｏｒｉ ｔｈｍ、 ＥＮＦ法など、種々の方法により、
テストは容易に行なえるようになっている。しかし、組
み合せ回路に順序回路が複雑に入シ組むと、そのテスト
データの生成は大規模なものとなり、その自動生成は困
難となる。特にマイクロプロ七ツーサの様に、制御、観
測できる入出力Ｐｉｎの数が限られる場合には、その困
難性は増々深ｔシ、ＶＬＳＩ等に向けてこの問題が大き
な障害となりつつある。
ｏｒｉ ｔｈｍ、 ＥＮＦ法など、種々の方法により、
テストは容易に行なえるようになっている。しかし、組
み合せ回路に順序回路が複雑に入シ組むと、そのテスト
データの生成は大規模なものとなり、その自動生成は困
難となる。特にマイクロプロ七ツーサの様に、制御、観
測できる入出力Ｐｉｎの数が限られる場合には、その困
難性は増々深ｔシ、ＶＬＳＩ等に向けてこの問題が大き
な障害となりつつある。
現在、マイクロプロセッサのテストは入力ピンから、１
１”、＠Ｏ”のテストデータを供給し、出力ピンの応答
を良否判定して行なっている０ここでプロセッサ内部に
仮定される故障は、スタティックな状態で生じる固定故
障のみである。
１”、＠Ｏ”のテストデータを供給し、出力ピンの応答
を良否判定して行なっている０ここでプロセッサ内部に
仮定される故障は、スタティックな状態で生じる固定故
障のみである。
最近になって、情報処理装置内の７リツプフロツプ、カ
ウンｐ等を、８ＣＡＮ Ｐａｔｈ、 ＬＳＳＩ）等の
方法で、全て直列に、１つのシフトレジスタとなる様に
回路を構成する手段が提案された。これにより、装置内
の各フリップフロップＦＦの制御性、観測性が高まり、
スキャ、ン・バスを疑似入出カラインとして利用できる
ので、スキャン・パスを境界として大きな処理装置を数
ブロックのサブセットと見なすことができるようになっ
た。
ウンｐ等を、８ＣＡＮ Ｐａｔｈ、 ＬＳＳＩ）等の
方法で、全て直列に、１つのシフトレジスタとなる様に
回路を構成する手段が提案された。これにより、装置内
の各フリップフロップＦＦの制御性、観測性が高まり、
スキャ、ン・バスを疑似入出カラインとして利用できる
ので、スキャン・パスを境界として大きな処理装置を数
ブロックのサブセットと見なすことができるようになっ
た。
その結果、複雑であった順序回路、組み合せ回路から成
る処理装置の診断問題は、組み合せ回路のみの診断問題
に帰着でき、テストが簡単になった０ しかし、この方法において□、祉、次のような欠点があ
る。
る処理装置の診断問題は、組み合せ回路のみの診断問題
に帰着でき、テストが簡単になった０ しかし、この方法において□、祉、次のような欠点があ
る。
■ 通常の記憶素子に、シフトレジスタの要素としても
機能するように、直列のパスを通すため、追加するハー
ド量、配線量が多い。
機能するように、直列のパスを通すため、追加するハー
ド量、配線量が多い。
■ プロセッサにおいては、診断に用いる追加ハードが
チップにしめる面積が大きくなる。
チップにしめる面積が大きくなる。
■ これらの診断回路Ｌ１スタティックなりＣ−真理値
表テストに役立つものであり、ダイナミックテストには
利用できないため、タイミングエラー、ＭＯＳに特有な
タイミング起因性のフォールトラインの結合フォールト
等の検出ができない０■ １１”、′０”データを１ラ
ツチずつスキャン入力してゆく為、テスト時間が長くな
る０■ メモリ等が、スキャン・バスから除かれる。
表テストに役立つものであり、ダイナミックテストには
利用できないため、タイミングエラー、ＭＯＳに特有な
タイミング起因性のフォールトラインの結合フォールト
等の検出ができない０■ １１”、′０”データを１ラ
ツチずつスキャン入力してゆく為、テスト時間が長くな
る０■ メモリ等が、スキャン・バスから除かれる。
■ テストの生成には、ゲート、７リツプ７０ツブのレ
ベルでの詳細な情報が必要であシ、テストに要するマシ
ンタイムと労力が大きい０■ プロセッサの構造設計、
論理設計への影響が大きい。
ベルでの詳細な情報が必要であシ、テストに要するマシ
ンタイムと労力が大きい０■ プロセッサの構造設計、
論理設計への影響が大きい。
明の目的および構成
本発明は、上述した従来の問題点を解決し、情報処理装
置の機能仕様に基づくダイナミックな診断を可能とする
為の診断回路を実現する事を目的とする。
置の機能仕様に基づくダイナミックな診断を可能とする
為の診断回路を実現する事を目的とする。
本発明は、そのための構成として、記憶要素を含む情報
処理装置において、シフト機能を有する複数段のラッチ
を情報処理装置内の記憶要素に対応づけてそなえ、各ラ
ッチの出力は、対応する記憶要素に対してデータをセッ
トするための制御信号として印加され得るよう構成し、
かつ各ラッチ祉該対応する記憶要素への制御信号を格納
し得る如く構成し友ことを特徴とするものである。
処理装置において、シフト機能を有する複数段のラッチ
を情報処理装置内の記憶要素に対応づけてそなえ、各ラ
ッチの出力は、対応する記憶要素に対してデータをセッ
トするための制御信号として印加され得るよう構成し、
かつ各ラッチ祉該対応する記憶要素への制御信号を格納
し得る如く構成し友ことを特徴とするものである。
発明の実施例
タイミングエラーやタイミング起因性のフォールト、あ
るいはライン結合フォールトなどの故障は、回路基板が
装置内に組み込まれ、実際の動作速度で動かされたとき
に、はじめて検出されるものである。
るいはライン結合フォールトなどの故障は、回路基板が
装置内に組み込まれ、実際の動作速度で動かされたとき
に、はじめて検出されるものである。
これらの故障については、゛情報処理装置の実際の動作
を制御す・る命令セットなどの゛機能゛仕様レベルの情
報を用いて、テスト用のデータセットを作成し、ダイナ
ミックなシフトを行なうことにより検出可能である０ ：） はじめに、データラッチの正常性チェックについ
て述べるＯ 実際に命令セットのみを用いてテストを行なうためには
、きわめて複雑な手順が必要となり、実用化性はとんど
困難とされている。その困難性の最大の原因となってい
るものは、情報処理装置内にあるオペランド金格納する
レジスタ群（以後データラッチと呼ぶ）の制御性および
観測性が低いことにある。
を制御す・る命令セットなどの゛機能゛仕様レベルの情
報を用いて、テスト用のデータセットを作成し、ダイナ
ミックなシフトを行なうことにより検出可能である０ ：） はじめに、データラッチの正常性チェックについ
て述べるＯ 実際に命令セットのみを用いてテストを行なうためには
、きわめて複雑な手順が必要となり、実用化性はとんど
困難とされている。その困難性の最大の原因となってい
るものは、情報処理装置内にあるオペランド金格納する
レジスタ群（以後データラッチと呼ぶ）の制御性および
観測性が低いことにある。
具体的に説明すると、命令セットを用いてテストする場
合、命令の実行を通じて、リード／ライトはデータラッ
チを介して行なわれ、また命令の正常性判定もデータラ
ッチを介してのみ可能であるため、データラッチは、制
御信号を記憶する制−ラッチにくらべて！要な役割をも
っているｏしかし、あるデータラッチは、特定命令の実
行によってしかデータの設定ができず、任意のデータラ
ッチに任意のデータを設定することが必要なテストのた
めには、制御性が十分でない０また、任意のデータラッ
チに格納されている内容を読み出す場合、各データラッ
チに制御信号（セット・クロック、ライト・イネーブル
、カウントアツプ、シフトアップなど）が与えられたか
あるいは誤って与えられなかったかの確認ができず、デ
ータラッチの内容変化から間接的に正常／異常を判定す
る外はない点で、観測性が低いものとなる。
合、命令の実行を通じて、リード／ライトはデータラッ
チを介して行なわれ、また命令の正常性判定もデータラ
ッチを介してのみ可能であるため、データラッチは、制
御信号を記憶する制−ラッチにくらべて！要な役割をも
っているｏしかし、あるデータラッチは、特定命令の実
行によってしかデータの設定ができず、任意のデータラ
ッチに任意のデータを設定することが必要なテストのた
めには、制御性が十分でない０また、任意のデータラッ
チに格納されている内容を読み出す場合、各データラッ
チに制御信号（セット・クロック、ライト・イネーブル
、カウントアツプ、シフトアップなど）が与えられたか
あるいは誤って与えられなかったかの確認ができず、デ
ータラッチの内容変化から間接的に正常／異常を判定す
る外はない点で、観測性が低いものとなる。
本発明では、このようなデータラッチの制御性。
観測性を改善するために、次のような手段を採用する。
第１図（ａ）は、本発明において、任意のデータラッチ
に選択的にデータを設定し、また任意のデータラッチか
らデータを読み出すための原理の説明図である。図にお
いて、Ａ乃至Ｈはレジスタすなわちデータラッチを示す
。また第１図（ｂ） ｔｌ 、同図（ａ）に示したデー
タラッチ群についての、とり得る経路を示す。
に選択的にデータを設定し、また任意のデータラッチか
らデータを読み出すための原理の説明図である。図にお
いて、Ａ乃至Ｈはレジスタすなわちデータラッチを示す
。また第１図（ｂ） ｔｌ 、同図（ａ）に示したデー
タラッチ群についての、とり得る経路を示す。
入力ＩＮから目的とする１つのデータラッチへ、あるい
は１つのデータラッチからパスへパスを張るために、部
分的なパスを得ることが可能な命令を適切に組合せて実
行する０たとえば、■ 外部からデータラッチＢヘデー
タをセットできる命令（１命令とする）により、ｌＮ４
Ａ４Ｂのパスを張る。
は１つのデータラッチからパスへパスを張るために、部
分的なパスを得ることが可能な命令を適切に組合せて実
行する０たとえば、■ 外部からデータラッチＢヘデー
タをセットできる命令（１命令とする）により、ｌＮ４
Ａ４Ｂのパスを張る。
■ データラッチＢの内容をＩＭＰＸに落とせる命令（
ｊ命令とする）により、Ｂ→Ｃ，Ｂ４Ｄ、Ｂ→Ｆのいず
れかのパスを確保する。
ｊ命令とする）により、Ｂ→Ｃ，Ｂ４Ｄ、Ｂ→Ｆのいず
れかのパスを確保する。
■ Ｃ，Ｄ、Ｅの内容のどれかをＪＭＰ’Ｘに落とせる
命令（ｋ命令とする）により、たとえばＣとして、Ｃ４
Ｆ、Ｃ−Ｇ、Ｃ→Ｈのいずれかのパスを張ることができ
れば、１ｅＪｅｋの３命令を用いて、任意のデータラッ
チにデータを設定できる。
命令（ｋ命令とする）により、たとえばＣとして、Ｃ４
Ｆ、Ｃ−Ｇ、Ｃ→Ｈのいずれかのパスを張ることができ
れば、１ｅＪｅｋの３命令を用いて、任意のデータラッ
チにデータを設定できる。
同様な方式を出力側へも展開することにより、ＩＮから
ＯＵＴまでの間でデータラッチの制御性。
ＯＵＴまでの間でデータラッチの制御性。
観測性を高め、データラッチ自体の診断を容易忙行なう
ことができる。
ことができる。
また、この機能を用いれば、データラッチの正常性、各
パスの正常性、パス間に結合フォールトがないこと、マ
ニピユレーション機能の正常性を容易に確めることがで
きる。
パスの正常性、パス間に結合フォールトがないこと、マ
ニピユレーション機能の正常性を容易に確めることがで
きる。
しかし、この方式祉、任意のデータラッチを選択できる
命令が容易に使用できることが前提となる０ １１）次に、命令レジスタＩＨの制御性、観測性の改善
について述べる。
命令が容易に使用できることが前提となる０ １１）次に、命令レジスタＩＨの制御性、観測性の改善
について述べる。
第２図は、従来の一般的なプロセッサの構成図である。
図において、１は命令レジスタＩＲ，２はプｐグラムカ
ウンタＰＣ，３乃至５ｔｉレジスタＡ、Ｃ，Ｄ、６は階
層構造レジスタＢ、７は演算回路ＡＬＵ、 Ｅ、 Ｆ、
Ｇ、 Ｈはパスを示す。
ウンタＰＣ，３乃至５ｔｉレジスタＡ、Ｃ，Ｄ、６は階
層構造レジスタＢ、７は演算回路ＡＬＵ、 Ｅ、 Ｆ、
Ｇ、 Ｈはパスを示す。
ＩＲの機能のうち、レジスタ・セレクト、データ・メー
ク、ハス・セレクト、ファンクション・セレクト等は、
ＩＲの内容を入力とするデコーダ出力で与えられる。し
たがって、ＩＲに命令を設定するのみでこれらの機能は
働くので、デスティネーション−レジスターセレクト等
の一部を除いて、命令を実行しなくともフォールト検出
が可能である。
ク、ハス・セレクト、ファンクション・セレクト等は、
ＩＲの内容を入力とするデコーダ出力で与えられる。し
たがって、ＩＲに命令を設定するのみでこれらの機能は
働くので、デスティネーション−レジスターセレクト等
の一部を除いて、命令を実行しなくともフォールト検出
が可能である。
更に、レジスタへのセット・クロック供給、動作モード
の記憶、ステージ・コントロール等ハ、基本タロツク、
ステージに同期したコントロール（ＣＴＬ）信号として
出力される０したがって、命令またＬ命令順金実際に実
行し、その結果によシ、フォールト検出は可能となる。
の記憶、ステージ・コントロール等ハ、基本タロツク、
ステージに同期したコントロール（ＣＴＬ）信号として
出力される０したがって、命令またＬ命令順金実際に実
行し、その結果によシ、フォールト検出は可能となる。
第３図により、レジスタ・セレクト、パス・セレクトの
例を説明する。
例を説明する。
ＩＲに設定される命令により、ＡＬＵの機能、ＡＬＵの
ソース自レジスタは決まってしまい、結果はＦバス出力
迄は落ちてきているであろう。そこで、Ｈバス・セレク
トをＦバス出力とする事により（診断機能の付加）、Ｘ
＋３’レジスタからＡＬＵ機能→Ｆ、Ｈバス経由のフォ
ールトは、直接、データバス上で観測可能となる。
ソース自レジスタは決まってしまい、結果はＦバス出力
迄は落ちてきているであろう。そこで、Ｈバス・セレク
トをＦバス出力とする事により（診断機能の付加）、Ｘ
＋３’レジスタからＡＬＵ機能→Ｆ、Ｈバス経由のフォ
ールトは、直接、データバス上で観測可能となる。
データバス、アドレスバスにつながる全ての動作部分は
上記の考え方に基づいて、ラッチ（ＦＦ）をソースとし
てＡＬＵ、ＳＦＴ等を含めた経路の観測性は、命令実行
を行なわくとも最も高くする事ができる。
上記の考え方に基づいて、ラッチ（ＦＦ）をソースとし
てＡＬＵ、ＳＦＴ等を含めた経路の観測性は、命令実行
を行なわくとも最も高くする事ができる。
また第４図により、レジスタへのデータ設定の的につい
て説明するＯここでＩＲに設定される命令により、デー
タバスが外部−プロセッサ方向に有効となり、Ａレジス
タ直前までバスが来ている様にすることができる。ここ
で命令実行によらずに、Ａレジスタにセット・クロック
を出せて、その内容が正しい事が保鉦できれば、命令の
部分正常性（命令のクロックと同期していないレジスタ
セレクト、バス・セレクト等）が言える。
て説明するＯここでＩＲに設定される命令により、デー
タバスが外部−プロセッサ方向に有効となり、Ａレジス
タ直前までバスが来ている様にすることができる。ここ
で命令実行によらずに、Ａレジスタにセット・クロック
を出せて、その内容が正しい事が保鉦できれば、命令の
部分正常性（命令のクロックと同期していないレジスタ
セレクト、バス・セレクト等）が言える。
同様に、ＩＲに違う命令を設定すると、ＦバスはＡレジ
スタをソースに取る事が必らずできるＯＦパスにＡレジ
スタの内容がのったという事は、Ａレジスタに行なった
事と同様の事を行なうと、Ｂ、 ＰＣ，Ｃ，Ｄ各しジス
タへのデータ設定も、命令の実行を行なわくとも可能と
なり、各レジスタの制御性も高くなる０ １１１）次に、制御ラッチを含む各命令の実行の正常性
チェックについて述べる０あるＩｊ命令について考える
と、 ■ ＩＪの命令が正常に実行される０ ・・・・・・期待レジスタのみに制御信号が出る０■
Ｉｊの命令実行を失敗 ・・・・・・期待レジスタに制御信号が出ない、それ以
外のレジスタに制御信号が出る０ ■ Ｉｊの他に異なる機能が行なわれた・・・・・・期
待レジスタとそれ以外のレジスタも制御信号が出る。
スタをソースに取る事が必らずできるＯＦパスにＡレジ
スタの内容がのったという事は、Ａレジスタに行なった
事と同様の事を行なうと、Ｂ、 ＰＣ，Ｃ，Ｄ各しジス
タへのデータ設定も、命令の実行を行なわくとも可能と
なり、各レジスタの制御性も高くなる０ １１１）次に、制御ラッチを含む各命令の実行の正常性
チェックについて述べる０あるＩｊ命令について考える
と、 ■ ＩＪの命令が正常に実行される０ ・・・・・・期待レジスタのみに制御信号が出る０■
Ｉｊの命令実行を失敗 ・・・・・・期待レジスタに制御信号が出ない、それ以
外のレジスタに制御信号が出る０ ■ Ｉｊの他に異なる機能が行なわれた・・・・・・期
待レジスタとそれ以外のレジスタも制御信号が出る。
以上のような誤り方がある。
■〜■の誤りを検出するにはプロセッサ内の全レジスタ
に初期値を設定し、単発命令実行後、期待レジスタの内
容が正しい手、そしてそれ以外の全レジスタの内容かも
とのｉｔ残っている事を命令を用いて読出し、比較する
必要がある。これは゛大変なテスト量となる。
に初期値を設定し、単発命令実行後、期待レジスタの内
容が正しい手、そしてそれ以外の全レジスタの内容かも
とのｉｔ残っている事を命令を用いて読出し、比較する
必要がある。これは゛大変なテスト量となる。
しかし、もしも制御信号（セットクロック、ライトΦイ
ネーブル、カウントアツプ、クリア、プリセット等）の
観測が行なえるならば、■の状態とそれ以外とを簡単に
区別でき、内容の判定は期待レジスタのみで良くなる０ 本発明は、上述したｌ ）、 ｉ＋ ）、 ｉｉ＋ ）
の診断方式を実施する場合の問題点を解決するため、情
報処理装置の機能仕様レベルの情報の使用を基本としな
がら、補助的な診断回路機構を付加することによシ、テ
ストの実施を一層容易化するものである。
ネーブル、カウントアツプ、クリア、プリセット等）の
観測が行なえるならば、■の状態とそれ以外とを簡単に
区別でき、内容の判定は期待レジスタのみで良くなる０ 本発明は、上述したｌ ）、 ｉ＋ ）、 ｉｉ＋ ）
の診断方式を実施する場合の問題点を解決するため、情
報処理装置の機能仕様レベルの情報の使用を基本としな
がら、補助的な診断回路機構を付加することによシ、テ
ストの実施を一層容易化するものである。
第５図は、本発明の１実施的の回路図である。
図は、第２図に示した従来のプロセッサ回路に、本発明
による診断回路８を付加した回路構成を示している。
による診断回路８を付加した回路構成を示している。
診断回路８は、基本的にはシフトレジスタの機能をもつ
ものである。Ｓｌ乃至Ｓ、がシフトレジスタを構成する
各段のラッチを示す。各段の出力は、制御信号として、
データラッチＡ、 Ｄ、 Ｃ，Ｐｃ、 Ｂに分配される
。５−ＩＮに入力されたデータは、クロックＣＬＫによ
り順次シフトされるｏ ＣＴＬ＝１のとき、各段から制
御信号が出力され、ＣＴＬ＝Ｏのとき、出力は禁止され
る。各データラッチへの制御信号は、本来のセットクロ
ックに対して、ＯＲの形で入力される。
ものである。Ｓｌ乃至Ｓ、がシフトレジスタを構成する
各段のラッチを示す。各段の出力は、制御信号として、
データラッチＡ、 Ｄ、 Ｃ，Ｐｃ、 Ｂに分配される
。５−ＩＮに入力されたデータは、クロックＣＬＫによ
り順次シフトされるｏ ＣＴＬ＝１のとき、各段から制
御信号が出力され、ＣＴＬ＝Ｏのとき、出力は禁止され
る。各データラッチへの制御信号は、本来のセットクロ
ックに対して、ＯＲの形で入力される。
第６図は、本発明の他の実施例における診断回路用のシ
フトレジスタであり、各段はプリセット端子Ｐを有して
いる０第７図は、第６図のシフトレジスタを用いて構成
したデータ収集可能な診断回路９の実施例を示す。
フトレジスタであり、各段はプリセット端子Ｐを有して
いる０第７図は、第６図のシフトレジスタを用いて構成
したデータ収集可能な診断回路９の実施例を示す。
診断回路９の各段のプリセット端子には、対応するデー
タラッチへの本来のセット・クロックが与えられ、記憶
される。次にＣＴＬ＝Ｏ，５−ＩＮ＝０状態でＣＬＫを
入力することによシ、記憶されたセット拳クロックのデ
ータは５−ＯＵＴにスキャン出力される。
タラッチへの本来のセット・クロックが与えられ、記憶
される。次にＣＴＬ＝Ｏ，５−ＩＮ＝０状態でＣＬＫを
入力することによシ、記憶されたセット拳クロックのデ
ータは５−ＯＵＴにスキャン出力される。
次に第９図の回路の動作を説明する。
■ 任意データのレジスタへの設定
ＩＲへは任意の命令を設定することが可能であり、外部
データバスに任意データをのせ、バス−セレクト、レジ
スタ・セレクトを行ない、診断回路からセットクロック
を供給する事により、任意のレジスタへの任意データの
設定が可能となる０不要ナレジスタへのセット・クロッ
クはＣＴ Ｌ信号で禁止すれはよい。
データバスに任意データをのせ、バス−セレクト、レジ
スタ・セレクトを行ない、診断回路からセットクロック
を供給する事により、任意のレジスタへの任意データの
設定が可能となる０不要ナレジスタへのセット・クロッ
クはＣＴ Ｌ信号で禁止すれはよい。
なお、ｆ （Ｉ ｊ／Ｉ ｊ＋Ｉｋ ）またはレジスタ
・デコーディング機能のフォールト検出のためにはライ
ト可能なレジスタ全てへの初期設定が必要であるＯ ■ 命令実行におけるセット・クロックのサンプリング 全レジスタへの初期設定終了後、被テスト命令をＩＲに
設定し、単発実行を行なう。その段階で診断回路は全段
を０に初期設定しておく。単発実行の結果、期待レジス
タには、通常動作モードのセット・クロックが出され、
結果データが設定される。ｆ （Ｉｊ／Ｉｋ）、ｆ（Ｉ
ｊ／Ｉｊ十Ｉｋ）等のフォールが存在すれば、本来用て
はいけないレジスタにも、セット書クロック、ライト・
イネーブルが出てしまうことになる。
・デコーディング機能のフォールト検出のためにはライ
ト可能なレジスタ全てへの初期設定が必要であるＯ ■ 命令実行におけるセット・クロックのサンプリング 全レジスタへの初期設定終了後、被テスト命令をＩＲに
設定し、単発実行を行なう。その段階で診断回路は全段
を０に初期設定しておく。単発実行の結果、期待レジス
タには、通常動作モードのセット・クロックが出され、
結果データが設定される。ｆ （Ｉｊ／Ｉｋ）、ｆ（Ｉ
ｊ／Ｉｊ十Ｉｋ）等のフォールが存在すれば、本来用て
はいけないレジスタにも、セット書クロック、ライト・
イネーブルが出てしまうことになる。
ここで全レジスタへのセット・クロック、ライト・イネ
ーブルは診断回路のプリセット端子にも取り込まれてお
り、この結果をスキャンアウト（ＣＴＬ＝Ｏ）する事に
より、ただちにフォールトが存在するか判定できる。
ーブルは診断回路のプリセット端子にも取り込まれてお
り、この結果をスキャンアウト（ＣＴＬ＝Ｏ）する事に
より、ただちにフォールトが存在するか判定できる。
なお、診断用ラッチのプリセット機能が正しくない事は
、期待ラッチに出きれたセット・クロックがサンプリン
グされない事でｆ （Ｉ ｊ／４＋ ）フォールトとし
て検出でき、その原因は期待レジスタの内容を判定する
ことにより行なわれる。
、期待ラッチに出きれたセット・クロックがサンプリン
グされない事でｆ （Ｉ ｊ／４＋ ）フォールトとし
て検出でき、その原因は期待レジスタの内容を判定する
ことにより行なわれる。
発明の効果
本発明によれば、情報処理装置に僅かなハード量の診断
回路を追加するだけでダイナミックな診断が容易に行な
うことが可能となる。更に、追加した診断回路のテスト
社容易であること、診断回路がブロックとして構成でき
るため、必要なチップ面積が小さいこと、診断回路の追
加によるプロセッサの論理設計、構造設計への影響が小
さいこと、などの利点がある。
回路を追加するだけでダイナミックな診断が容易に行な
うことが可能となる。更に、追加した診断回路のテスト
社容易であること、診断回路がブロックとして構成でき
るため、必要なチップ面積が小さいこと、診断回路の追
加によるプロセッサの論理設計、構造設計への影響が小
さいこと、などの利点がある。
第１図は本発明の原理説明図、第２図は一般的なマイク
ロプロセッサの構成図、第３図および第４図り本発明の
原理説明図、第５図は実施例回路の構成図、第６図はシ
フトレジスタの回路図、第７図は他の実施例回路の構成
図である。 図中、１はインストラクションレジスタ、２はプログラ
ムカウンタ、３乃至５はレジスタ、６は階層構造レジス
タ、７は演算装置、８は診断回路である。 、。） ”” Ｃｂ） 才２肥 τシνト７０マ７
ロプロセッサの構成図、第３図および第４図り本発明の
原理説明図、第５図は実施例回路の構成図、第６図はシ
フトレジスタの回路図、第７図は他の実施例回路の構成
図である。 図中、１はインストラクションレジスタ、２はプログラ
ムカウンタ、３乃至５はレジスタ、６は階層構造レジス
タ、７は演算装置、８は診断回路である。 、。） ”” Ｃｂ） 才２肥 τシνト７０マ７
Claims (1)
- 記憶要素を含む情報処理装置において、シフト機能を有
する複数段のラッチを情報処理装置内の記憶要素に対応
づけてそなえ、各ラッチの出力は、対応する記憶要素に
対してデータをセットするための制御信号として印加さ
れ得るよう構成し、かつ各ラッチは該対応する記憶要素
への制御信号を格納し得る如く構成したことを特徴とす
る情報処理装置診断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052878A JPS58169643A (ja) | 1982-03-31 | 1982-03-31 | 情報処理装置診断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052878A JPS58169643A (ja) | 1982-03-31 | 1982-03-31 | 情報処理装置診断回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169643A true JPS58169643A (ja) | 1983-10-06 |
| JPS6248863B2 JPS6248863B2 (ja) | 1987-10-15 |
Family
ID=12927133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052878A Granted JPS58169643A (ja) | 1982-03-31 | 1982-03-31 | 情報処理装置診断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8015447B2 (en) | 2004-07-29 | 2011-09-06 | Fujitsu Limited | Processor debugging apparatus and processor debugging method |
-
1982
- 1982-03-31 JP JP57052878A patent/JPS58169643A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8015447B2 (en) | 2004-07-29 | 2011-09-06 | Fujitsu Limited | Processor debugging apparatus and processor debugging method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248863B2 (ja) | 1987-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7617425B2 (en) | Method for at-speed testing of memory interface using scan | |
| US5084874A (en) | Enhanced test circuit | |
| US6081916A (en) | IC with test cells having separate data and test paths | |
| US5708773A (en) | JTAG interface system for communicating with compliant and non-compliant JTAG devices | |
| US6101457A (en) | Test access port | |
| US5495487A (en) | Testing buffer/register | |
| US4720811A (en) | Microprocessor capable of stopping its operation at any cycle time | |
| TW200424842A (en) | Method and apparatus for testing embedded cores | |
| US6536008B1 (en) | Fault insertion method, boundary scan cells, and integrated circuit for use therewith | |
| JPH0643218A (ja) | 環境エミュレーションによるテスト発生 | |
| JPS60124744A (ja) | エラ−・テスト及び診断装置 | |
| JPH0548494B2 (ja) | ||
| Dekker et al. | Realistic built-in self-test for static RAMs | |
| JPH06160481A (ja) | 用途特定形集積回路の動作の試験方法およびそれに関連する集積回路 | |
| US4912395A (en) | Testable LSI device incorporating latch/shift registers and method of testing the same | |
| JPS5853774B2 (ja) | 情報処理装置 | |
| JPS58169643A (ja) | 情報処理装置診断回路 | |
| JPS60239836A (ja) | 論理回路の故障診断方式 | |
| EP0358371A2 (en) | Enhanced test circuit | |
| JP2002181903A (ja) | 試験アーキテクチャ | |
| Andrews | Roadmap for extending IEEE 1149.1 for hierarchical control of locally-stored, standardized command set, test programs | |
| JP3695768B2 (ja) | テスト回路の検証方法 | |
| JPH077345B2 (ja) | 論理回路ブロックの自己診断回路 | |
| JPS6210390B2 (ja) | ||
| JPH0238879A (ja) | 論理回路 |