JPS58169220A - クロツク同期方式 - Google Patents
クロツク同期方式Info
- Publication number
- JPS58169220A JPS58169220A JP57052828A JP5282882A JPS58169220A JP S58169220 A JPS58169220 A JP S58169220A JP 57052828 A JP57052828 A JP 57052828A JP 5282882 A JP5282882 A JP 5282882A JP S58169220 A JPS58169220 A JP S58169220A
- Authority
- JP
- Japan
- Prior art keywords
- period
- clock
- output
- circuit
- black
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発稠は、異なるサイクルタイムど動作する装置間の・
クロ、り同期方式に関する２゜ 技術の背景 コンビ、−夕の構成要素、例えばＣＰＵとチャネルなど
では各々の動作クロ、りの周波数が異なるととがあシ、
その相違が整数倍ならばとも角、非整数倍であるとイン
タフェース部での信号送受に問題がある。
クロ、り同期方式に関する２゜ 技術の背景 コンビ、−夕の構成要素、例えばＣＰＵとチャネルなど
では各々の動作クロ、りの周波数が異なるととがあシ、
その相違が整数倍ならばとも角、非整数倍であるとイン
タフェース部での信号送受に問題がある。
従来技術と問題点
図でこれを説明する七、第１図でＡ、Ｂは異なるサイク
ルタイムで動作する一方および他方の装置、ＩＴＦは一
方の装置Ａに設けられ九インタフェースである。Ｌ１〜
ＬｊＯＦｉう、チでクロ、りＣＬＫによシ送、受信デー
タを堆込んで一時的に保管し次いでそれを送出する。装
置Ａのクロ、りはＣ′Ｌ１ｃＡ１装置Ｂのりｐ、りはＣ
ＬＫＢとし、インタフェース部のクロ、りはＣＬＫＩと
する。クロックＡ、Ｂが整数倍の関係にあるとき、例え
ばクロ、りＡの周期は２０ｍＢ、クロックＢの周期は６
０ｍＢとすると、仁の鳩舎インク７エース部のりｑ、り
１の周期はクロ、りＢの周期６ Ｑ ａｓとしておけば
よく、第２ＩＩＫ示すように装置ＢからＡへデータ伝送
する場合Ｂ、Ｉ間は６ＱｎＳ、Ｉ 、Ａ間は２０ ｎｓ
の時間遅れでデータが各う、チヘ次々と取込まれ伝送さ
れてゆく。また装置ＡからＢヘデータ伝送する場合は点
線の如くなりやはシ２０〜６０ ｎｓの時間遅れでう、
チされ、伝送されてゆく。これに対して装置Ａのり目、
り周期は２０ ｎｓ 、装置Ｂのクロ、り周期は７０
ｎｓ 、つまシ両者の比は７０／２０なる非整数とし、
そしてインタフェースクロ、りの周期はクロックＢと同
じとすると第３図に示す如くなシ、Ｂ、Ａ間のデータ転
送では１．Ａ間が１０ｓ８となる。ＡからＢへのデータ
転送ても同様で点線で示す如＜１ＯｎＳＬかない部分が
生じる０周期２０ｍ５のクロックを採用する装置Ａのハ
ードウェアは２０ｎＳで動作させるのに適した論理回路
素子を用いて設計されてお）、これがその半分の時間で
動作せねばならないとすると論理設計あるいは実装設計
におｈて制約が増え、実現不可能なこともあシうるので
非常に問題である。
ルタイムで動作する一方および他方の装置、ＩＴＦは一
方の装置Ａに設けられ九インタフェースである。Ｌ１〜
ＬｊＯＦｉう、チでクロ、りＣＬＫによシ送、受信デー
タを堆込んで一時的に保管し次いでそれを送出する。装
置Ａのクロ、りはＣ′Ｌ１ｃＡ１装置Ｂのりｐ、りはＣ
ＬＫＢとし、インタフェース部のクロ、りはＣＬＫＩと
する。クロックＡ、Ｂが整数倍の関係にあるとき、例え
ばクロ、りＡの周期は２０ｍＢ、クロックＢの周期は６
０ｍＢとすると、仁の鳩舎インク７エース部のりｑ、り
１の周期はクロ、りＢの周期６ Ｑ ａｓとしておけば
よく、第２ＩＩＫ示すように装置ＢからＡへデータ伝送
する場合Ｂ、Ｉ間は６ＱｎＳ、Ｉ 、Ａ間は２０ ｎｓ
の時間遅れでデータが各う、チヘ次々と取込まれ伝送さ
れてゆく。また装置ＡからＢヘデータ伝送する場合は点
線の如くなりやはシ２０〜６０ ｎｓの時間遅れでう、
チされ、伝送されてゆく。これに対して装置Ａのり目、
り周期は２０ ｎｓ 、装置Ｂのクロ、り周期は７０
ｎｓ 、つまシ両者の比は７０／２０なる非整数とし、
そしてインタフェースクロ、りの周期はクロックＢと同
じとすると第３図に示す如くなシ、Ｂ、Ａ間のデータ転
送では１．Ａ間が１０ｓ８となる。ＡからＢへのデータ
転送ても同様で点線で示す如＜１ＯｎＳＬかない部分が
生じる０周期２０ｍ５のクロックを採用する装置Ａのハ
ードウェアは２０ｎＳで動作させるのに適した論理回路
素子を用いて設計されてお）、これがその半分の時間で
動作せねばならないとすると論理設計あるいは実装設計
におｈて制約が増え、実現不可能なこともあシうるので
非常に問題である。
発明の目的
本発明はインタフェース部のクロ、り周波数を工回路を
実現し易いようにしようとするものである。
実現し易いようにしようとするものである。
発明の構成
本発Ｉｊ１＃ｉサイクルタイムＴ１で動作する装置Ａと
サイクルタイムｎＴｘ／２ （こ＼でｎは５．５．７．
９−０いずれか）で動作する装置Ｂとの間のりｐツク同
期方式において、装置Ａと装置Ｂのインタフェース部分
のサイクルタイムを１サイクル毎に（ｎｌ ） ＴＩ／
２と（ｎ ＋ １ ） Ｔｔ／２に交互に変えることｔ
−特徴とするが、次に図面に示す実施例を参照しながら
これを詳細に説明する。
サイクルタイムｎＴｘ／２ （こ＼でｎは５．５．７．
９−０いずれか）で動作する装置Ｂとの間のりｐツク同
期方式において、装置Ａと装置Ｂのインタフェース部分
のサイクルタイムを１サイクル毎に（ｎｌ ） ＴＩ／
２と（ｎ ＋ １ ） Ｔｔ／２に交互に変えることｔ
−特徴とするが、次に図面に示す実施例を参照しながら
これを詳細に説明する。
発明の実施例
嬉４図は本発明の実施例を示す。本例では装置Ａ。
Ｂのクロ、りＣＬＫＡ％Ｂの周期は２０ｎＳ、 ７０ｎ
ＳでＴｏ多、これに対してインタフェースＩＴＦのり四
、り周期を６０ ｎｓと８０ ｍｓに交互に切換える。
ＳでＴｏ多、これに対してインタフェースＩＴＦのり四
、り周期を６０ ｎｓと８０ ｍｓに交互に切換える。
このようにすると装置Ｂ、Ａ間のデータ伝送は６Ｑｗｒ
Ｓ（また＃ｉ７０＋ａ８）と２０ｎＳで、また装置Ａ。
Ｓ（また＃ｉ７０＋ａ８）と２０ｎＳで、また装置Ａ。
８間のデータ伝送ｉｊ２０ｍｓ（または４０．６ｏ、８
０ｍ５）と８０ｎＳ（また＃１７０ｍ５）で行なわれ、
最短でも２０ ｔ＋ｓあ）、特に高速動作は必要としな
い。
０ｍ５）と８０ｎＳ（また＃１７０ｍ５）で行なわれ、
最短でも２０ ｔ＋ｓあ）、特に高速動作は必要としな
い。
インタフェース部のり四、りは長い方のクロ、り周期と
それ１差はなくそして２周期では長周期のり四、りと一
致し、一致した後の１周期目では長周期のクロ、夕よ）
早くかつ短周期のクロ、りと同時に到来するように選定
される。っｉ）インタフェース部のクロ、り＃′ｉ１つ
おきに短周期のクロ、りの１／２周期だけ長周期のクロ
、りの前後にずらす。この関係祉短い方のクロ、り周期
をＴｌ、長い方のクロ、り周期をＴ意としてＴ＊＝ｙａ
Ｔｓ／２とし、（ｎは５ 、５ 、７−・−一のいずれ
か）、インタフェース部のりｐ、り周期Ｔｓは（！１−
１ ） Ｔ１／２と（ｍ−Ｈ）Ｔｌ／２に交互に変える
仁とにょ夛満足される。インタフェース部のクロ、りを
このようｋすると１周期おきに長周期側クロックと同期
がずれるが、このずれはりｐ、りＢの周期のα５／＆５
で比較的小さく、回路を実現しやすい。
それ１差はなくそして２周期では長周期のり四、りと一
致し、一致した後の１周期目では長周期のクロ、夕よ）
早くかつ短周期のクロ、りと同時に到来するように選定
される。っｉ）インタフェース部のクロ、り＃′ｉ１つ
おきに短周期のクロ、りの１／２周期だけ長周期のクロ
、りの前後にずらす。この関係祉短い方のクロ、り周期
をＴｌ、長い方のクロ、り周期をＴ意としてＴ＊＝ｙａ
Ｔｓ／２とし、（ｎは５ 、５ 、７−・−一のいずれ
か）、インタフェース部のりｐ、り周期Ｔｓは（！１−
１ ） Ｔ１／２と（ｍ−Ｈ）Ｔｌ／２に交互に変える
仁とにょ夛満足される。インタフェース部のクロ、りを
このようｋすると１周期おきに長周期側クロックと同期
がずれるが、このずれはりｐ、りＢの周期のα５／＆５
で比較的小さく、回路を実現しやすい。
装置Ａ、Ｈのサイクルタイムには各種のものが有）得る
が、要は動作が高速か低速かであるから、設置段階で同
格もの端数が出るサイクルタイム比は選ばず、可及的に
単純な比になるものにすればよい。本発明方式ではＴ＊
＝２０ｎＳとして臆＝３゜５ 、７ 、 ・−・−なら
Ｔｓ＝３０ 、５０−７０ 、 ・・曲・−Ｔｓ＃′ｉ
２０と４０．４０と６０．６０と８０．・・・曲・・に
な夛、これと単純な処理で済む整数倍を組合せれば可成
りのサイクルタイム比に対応できる。次に第２図、第３
図、第４図をケース１、ケース２、ケース３としてクロ
、り周期及びう、チ間許容遅延の関係を一括して示す。
が、要は動作が高速か低速かであるから、設置段階で同
格もの端数が出るサイクルタイム比は選ばず、可及的に
単純な比になるものにすればよい。本発明方式ではＴ＊
＝２０ｎＳとして臆＝３゜５ 、７ 、 ・−・−なら
Ｔｓ＝３０ 、５０−７０ 、 ・・曲・−Ｔｓ＃′ｉ
２０と４０．４０と６０．６０と８０．・・・曲・・に
な夛、これと単純な処理で済む整数倍を組合せれば可成
りのサイクルタイム比に対応できる。次に第２図、第３
図、第４図をケース１、ケース２、ケース３としてクロ
、り周期及びう、チ間許容遅延の関係を一括して示す。
う、チ間許容遅延（ｎＳ ）
第５図は短い周期のクロ、りＡよシ長い周期のりｐ、り
Ｂ、Ｉを発生する回路を示す。この図で点線枠１０は逓
倍回路でクロックＡを受けて２倍の周波数、周期で言え
ｄ１／２の１０１Ｓのクロ、り２Ａを作る回路であプ、
具体例を第６図に示す。
Ｂ、Ｉを発生する回路を示す。この図で点線枠１０は逓
倍回路でクロックＡを受けて２倍の周波数、周期で言え
ｄ１／２の１０１Ｓのクロ、り２Ａを作る回路であプ、
具体例を第６図に示す。
第６図で１２は３個のインバータと遅延線を直列にした
遅延回路で、初段インバータで反転され九りｏ、りＡの
遅延り目、りＤＣＬＫＡを作る。１２はノアゲート（チ
１．バＣＰＲ，と呼ぶ）で初段インバータの反転比カー
ＣＬＫ人と遅延クロ、りＤＣＬＫＡとのノアをとり、パ
ルス幅縮小を行なう。これは必らずしも必要な処理では
ない。１５はインバータ４個と遅延線を直列にした遅延
回路で、１０ＩＩＳの遅“延を与える。１４はオアゲー
トで周期２０ｍ５のチ、、パＣＰＲ出力クロ、りＣＣＬ
ＫＡとそれをｊ Ｏ＊Ｓ遅延したクロ、りとのオアをと
）、周期１０ｎＳのクロ、りＣＬＫ２Ａを出力する。第
８図に各部のクロ、りの関係を示す。
遅延回路で、初段インバータで反転され九りｏ、りＡの
遅延り目、りＤＣＬＫＡを作る。１２はノアゲート（チ
１．バＣＰＲ，と呼ぶ）で初段インバータの反転比カー
ＣＬＫ人と遅延クロ、りＤＣＬＫＡとのノアをとり、パ
ルス幅縮小を行なう。これは必らずしも必要な処理では
ない。１５はインバータ４個と遅延線を直列にした遅延
回路で、１０ＩＩＳの遅“延を与える。１４はオアゲー
トで周期２０ｍ５のチ、、パＣＰＲ出力クロ、りＣＣＬ
ＫＡとそれをｊ Ｏ＊Ｓ遅延したクロ、りとのオアをと
）、周期１０ｎＳのクロ、りＣＬＫ２Ａを出力する。第
８図に各部のクロ、りの関係を示す。
再び第５図に戻るに２０は倍周波クロ、りＣＬＫ２Ａを
計数する７進カランタで計数値が０．１．２−・・る。
計数する７進カランタで計数値が０．１．２−・・る。
２１はそのＣＯ比出力Ｃ６出力を受けるオアゲート、２
２はＣＯ比出力セット、Ｃ２出力でリセットされるフリ
ップフロ、グ、２５はインバータ、２４はノアゲートで
ある。第７図に本回路のタイムチャートを示す。即ち本
回路の入力クロ。
２はＣＯ比出力セット、Ｃ２出力でリセットされるフリ
ップフロ、グ、２５はインバータ、２４はノアゲートで
ある。第７図に本回路のタイムチャートを示す。即ち本
回路の入力クロ。
りは周期２０ ｎｓのＣＬＫＡであｐ１１倍回路１０に
よシ倍周波クロ、りＣＬＫ２Ａが作られる。カウンタ２
０はこれを計数し、逐次出力ＣＯ，（１，・・・・・・
Ｃ６、ＣＯ、Ｃ１−−−−−−−・を生じる。オアゲー
ト２１は出力Ｃ６からＣＯまで続く反転出力−ＥＢＬＴ
を生じ、パゲート２４はクロ、りＡのインバーター２３
による反転クロ、クーＣＬＫＡを−ＥＢＬＩが発生する
間だけ通し、このため該ノアゲート２４から出力される
クロ、りＣＬＫＩの周期は第７図に示すように６０ｎＳ
と８０ｎＳを交互にとる。７す、プフロ、プ２２はクロ
、り２Ａと同期してＣＯ、Ｃ２でセット、リセットされ
るのでその出力はパル幅 ゛２０ｎＳ、周期７０
ｎｓのクロ、りＣＬＫＢとなる。こうして装置人の周
期２０ ｎｓのクロ、りＡよりインタフェース部の周期
６０／８０ｖ＊Ｓのクロ、りＣＬＫＩ及び周期７０ｎＳ
の装置Ｂのクロ、りＣＬＫＢが作られる。
よシ倍周波クロ、りＣＬＫ２Ａが作られる。カウンタ２
０はこれを計数し、逐次出力ＣＯ，（１，・・・・・・
Ｃ６、ＣＯ、Ｃ１−−−−−−−・を生じる。オアゲー
ト２１は出力Ｃ６からＣＯまで続く反転出力−ＥＢＬＴ
を生じ、パゲート２４はクロ、りＡのインバーター２３
による反転クロ、クーＣＬＫＡを−ＥＢＬＩが発生する
間だけ通し、このため該ノアゲート２４から出力される
クロ、りＣＬＫＩの周期は第７図に示すように６０ｎＳ
と８０ｎＳを交互にとる。７す、プフロ、プ２２はクロ
、り２Ａと同期してＣＯ、Ｃ２でセット、リセットされ
るのでその出力はパル幅 ゛２０ｎＳ、周期７０
ｎｓのクロ、りＣＬＫＢとなる。こうして装置人の周
期２０ ｎｓのクロ、りＡよりインタフェース部の周期
６０／８０ｖ＊Ｓのクロ、りＣＬＫＩ及び周期７０ｎＳ
の装置Ｂのクロ、りＣＬＫＢが作られる。
インタフェース部の送シ側と受は側ではクロ。
りの位相を異ならせるようにすると、装置Ｂとインタフ
ェースＩＴＦとの間の信号伝播時間が装置Ｂのサイクル
タイムよシ長い場合にも動作させ得る。第９図がその例
でインタフェースＩＴＦの過少側のクロックはＩＯ，受
は側のクロ、りはＩＩとし、これらのクロ、りは第１１
図に示すように共に６０ ｎｓと８０ ｍｓ周期のもの
であるが位相が異なる。第４図と対比させても、クロ、
りＩＯは２０ ｍｓ進み、りμ、りＩＩは２０ ｍｓ遅
れとなッテいる。このようにするとインタフェースＩＴ
Ｆから装置Ｂへの伝送には？Ｏｎ８または１００ ｍｓ
の時間がとれ、また装置ＢからインタフェースＩＴＦへ
の伝送にｔｆ８０ｎ８または９０ ｕｓの時間をとると
とができる。このようなりｑ、りを作る回路を第１０図
に示す。
ェースＩＴＦとの間の信号伝播時間が装置Ｂのサイクル
タイムよシ長い場合にも動作させ得る。第９図がその例
でインタフェースＩＴＦの過少側のクロックはＩＯ，受
は側のクロ、りはＩＩとし、これらのクロ、りは第１１
図に示すように共に６０ ｎｓと８０ ｍｓ周期のもの
であるが位相が異なる。第４図と対比させても、クロ、
りＩＯは２０ ｍｓ進み、りμ、りＩＩは２０ ｍｓ遅
れとなッテいる。このようにするとインタフェースＩＴ
Ｆから装置Ｂへの伝送には？Ｏｎ８または１００ ｍｓ
の時間がとれ、また装置ＢからインタフェースＩＴＦへ
の伝送にｔｆ８０ｎ８または９０ ｕｓの時間をとると
とができる。このようなりｑ、りを作る回路を第１０図
に示す。
第１０図で第５図と同じ部分には同じ符号を示してあシ
、そして２５．２６はイネーブルＩ、０を出力するオア
ゲートでカウンタ２０のＣ１とＣ２、Ｃ４とＣ５出力を
受ける。これらのイネーブル出力ＥＢＬ１．Ｏは第１１
図に示す如くなり、これでクロ、りＡがゲートされてク
ロ、りＩ Ｉ 、 ＩＯは第１１図々示の如くなる。
、そして２５．２６はイネーブルＩ、０を出力するオア
ゲートでカウンタ２０のＣ１とＣ２、Ｃ４とＣ５出力を
受ける。これらのイネーブル出力ＥＢＬ１．Ｏは第１１
図に示す如くなり、これでクロ、りＡがゲートされてク
ロ、りＩ Ｉ 、 ＩＯは第１１図々示の如くなる。
カウンタ２０はレジスタ等でも構成でき、第１２図、第
１３図にその例を示す。第１２図で３１゜３２はレジス
タ、６６は比較器、６４はセレクタ、５５はデコーダ、
６６は＋１回路である。水回路ｆｎ進カウンタとするに
はｎ−１をレジスタ５２にセットシ、レジスタ３１は０
としておく、比較器３６は従って不一致出力を生じ、セ
レクタ６４は＋１回路３６の出力１を通し、これはレジ
スタ６１にセットされる。次のサイクルではレジスタ３
２のｎ−１（こ＼でｎ ＝ ７とする）とレジスタ３１
の１が比較され、比較器３３は再び不一致出力を生じセ
レクタ５４は＋１回路６６の１＋１＝２を通し、これは
レジスタ６１にセットされる。
１３図にその例を示す。第１２図で３１゜３２はレジス
タ、６６は比較器、６４はセレクタ、５５はデコーダ、
６６は＋１回路である。水回路ｆｎ進カウンタとするに
はｎ−１をレジスタ５２にセットシ、レジスタ３１は０
としておく、比較器３６は従って不一致出力を生じ、セ
レクタ６４は＋１回路３６の出力１を通し、これはレジ
スタ６１にセットされる。次のサイクルではレジスタ３
２のｎ−１（こ＼でｎ ＝ ７とする）とレジスタ３１
の１が比較され、比較器３３は再び不一致出力を生じセ
レクタ５４は＋１回路６６の１＋１＝２を通し、これは
レジスタ６１にセットされる。
以下同様で、やがてレジスタ６１の内容は６となリ、比
較器３３は一致出力を生じ、これを受けてセレクタ３４
は０を通し、レジスタ３１をＯＫ戻す。以下これを繰シ
返し、レジスタ３１の内容は０．１．２・−−−−−−
−−６、０、１、２・曲−を繰夛返す。
較器３３は一致出力を生じ、これを受けてセレクタ３４
は０を通し、レジスタ３１をＯＫ戻す。以下これを繰シ
返し、レジスタ３１の内容は０．１．２・−−−−−−
−−６、０、１、２・曲−を繰夛返す。
デコーダ３５でこれをデコードし、出力端ｃｏ。
Ｃ１・・−−−−−−Ｃ６に逐次出力を生じる。
この第１０図の方式は一般化して表現すると次のように
言える。即ちサイクルタイムｔ１のクロックＡからサイ
クルタイムｔ２＝ｉ１／２のクロ、り２Ａを作）、装置
Ａはクロ、りＡで動作させる。
言える。即ちサイクルタイムｔ１のクロックＡからサイ
クルタイムｔ２＝ｉ１／２のクロ、り２Ａを作）、装置
Ａはクロ、りＡで動作させる。
また０から＊−１までを繰）返し計数するカウンタ２０
を設け、これをクロ、り２Ａで動作させてカウンタノ値
がｋ（こ＼でｋは０ 、１ ・−”−” ｎ −１のい
ずれかであシ、第１０図では０）のとき装置Ｂにクロ、
りＢを過少、カウンタの値がｔ（こ＼でｔは０，１．・
・・・−・・・ｎ −１のｂずれかであシ、第１０図で
Ｆｉ４）及び次の値ｊ＋１でかっクロ、りＡが入るとき
インタフェース部分に装置Ｂへの送信用クロックＩＯを
送夛、カウンタの値がｍ（ζ＼でｍは０，１・・・・・
・・・・ｎ−１，第１０図で＃ｉ１）及び次の値ｍ＋１
でかつクロ、りＡが入るときインタフェース部分に装置
Ｂからの受信用りｑ、りＩＩを送るようにする。これら
のｋ ｅ Ｌ ＊ ｎｆｌ ＃ ｎの値は変更可能であ
シ、またクロ、りＡはクロ、り２Ａから作ってもよい。
を設け、これをクロ、り２Ａで動作させてカウンタノ値
がｋ（こ＼でｋは０ 、１ ・−”−” ｎ −１のい
ずれかであシ、第１０図では０）のとき装置Ｂにクロ、
りＢを過少、カウンタの値がｔ（こ＼でｔは０，１．・
・・・−・・・ｎ −１のｂずれかであシ、第１０図で
Ｆｉ４）及び次の値ｊ＋１でかっクロ、りＡが入るとき
インタフェース部分に装置Ｂへの送信用クロックＩＯを
送夛、カウンタの値がｍ（ζ＼でｍは０，１・・・・・
・・・・ｎ−１，第１０図で＃ｉ１）及び次の値ｍ＋１
でかつクロ、りＡが入るときインタフェース部分に装置
Ｂからの受信用りｑ、りＩＩを送るようにする。これら
のｋ ｅ Ｌ ＊ ｎｆｌ ＃ ｎの値は変更可能であ
シ、またクロ、りＡはクロ、り２Ａから作ってもよい。
第１３図はカウンタダウン方式をとる例を示しくｎ−１
）レジスタ３２にはやは）ｎ−１本例では６をセットす
る。レジスタ６１の最初の内容は０であってもなくても
よいが、０であったとすると０検出回路３８が動作し、
セレクタ３４にレジスタ３２の内容を出力させる。これ
はレジスタ３１にロードされ、従ってレジスタの内容は
ｎ −１本例では６になる。従って０検出回路３８は動
作せず、セレクタ６４は一１回路３７の出力を通す。
）レジスタ３２にはやは）ｎ−１本例では６をセットす
る。レジスタ６１の最初の内容は０であってもなくても
よいが、０であったとすると０検出回路３８が動作し、
セレクタ３４にレジスタ３２の内容を出力させる。これ
はレジスタ３１にロードされ、従ってレジスタの内容は
ｎ −１本例では６になる。従って０検出回路３８は動
作せず、セレクタ６４は一１回路３７の出力を通す。
従ってレジスタ３１の内容は各サイクル毎に６゜５．４
・・−・・・・０ 、６ 、５−−−−−一なる変化を
し、デコーダ３５は出力端ＣＯ，ＣＩ・−−−−−−Ｃ
６の１つに逐次出力を生じる。
・・−・・・・０ 、６ 、５−−−−−一なる変化を
し、デコーダ３５は出力端ＣＯ，ＣＩ・−−−−−−Ｃ
６の１つに逐次出力を生じる。
第１４図はイネーブル信号の発生タイミングを可変にす
る作成例を示す、４１はカウンタ２０ま喪はデコーダ３
５の出力ｃｏ〜ｃ６を２つずつ受けるオアゲート群で第
５図の２１、第１０図の２５゜２６に和尚する。従りて
オアゲート群４１の図画最上段のものは出力ＣＯ，ＣＩ
の間、２段目のものは出力Ｃ１，Ｃ２の間イネーブル信
号を生じるが、ノアゲート４２によシ選択される。ノア
ゲート４２は一方の入力端にレジスタ４３の出力を受け
、１つのみが選択される。即ちレジスタ４３はノアゲー
ト４２と同数のビット数を持ち、１つのみ０で残少は１
であるデータを入力され、従って出力５ＥＬＯ１〜５Ｅ
Ｌ４０は１つのみｏで、他は１であ夛、そのＯがゲート
４２の１つを−ける。
る作成例を示す、４１はカウンタ２０ま喪はデコーダ３
５の出力ｃｏ〜ｃ６を２つずつ受けるオアゲート群で第
５図の２１、第１０図の２５゜２６に和尚する。従りて
オアゲート群４１の図画最上段のものは出力ＣＯ，ＣＩ
の間、２段目のものは出力Ｃ１，Ｃ２の間イネーブル信
号を生じるが、ノアゲート４２によシ選択される。ノア
ゲート４２は一方の入力端にレジスタ４３の出力を受け
、１つのみが選択される。即ちレジスタ４３はノアゲー
ト４２と同数のビット数を持ち、１つのみ０で残少は１
であるデータを入力され、従って出力５ＥＬＯ１〜５Ｅ
Ｌ４０は１つのみｏで、他は１であ夛、そのＯがゲート
４２の１つを−ける。
４４はオアゲートである。
第１５図は第５図のフリ、プフロ、プ２２のセレジスタ
で、第１４図のレジスタ４３と同種のものである。即ち
レジスタ４９は１つのみ０で他は１であるデータを四−
ドされ、ノアゲート４５０１つを開放する出力５ＥＬ８
０〜５ＥＬＳ７を生じる。
で、第１４図のレジスタ４３と同種のものである。即ち
レジスタ４９は１つのみ０で他は１であるデータを四−
ドされ、ノアゲート４５０１つを開放する出力５ＥＬ８
０〜５ＥＬＳ７を生じる。
レジスタ５ｆｌも同様であるが０の位置はレジスタ４９
のそれに比べてパルス幅Ｗだけずらしである。
のそれに比べてパルス幅Ｗだけずらしである。
このレジスタ５０の出力８ＥＬＲＯ〜５ＥＬＲ７はノア
ゲート４７を１つだけ開き、オアゲート４８を過して７
リツプ７０．プ２２のす七、トクａ、りＲＣを生じる。
ゲート４７を１つだけ開き、オアゲート４８を過して７
リツプ７０．プ２２のす七、トクａ、りＲＣを生じる。
セットクＥ！、りｓｃはオアゲート４６が生じる。
第１６図鉱１４進カウンタを用匹てクロ、りＢおよびＩ
ｌ、ＩＯを発生する回路を示す。第５図および總１０図
では７進カウンタを用い、その出力とクロ、りＡとのア
ンドをとってインタフェース部り謬ツクＣＬＫＩを作っ
たが、本例で＃ｉ１４進カウンタ５１を用い、オアゲー
ト２５．２６で各サイクルに２度ゲート開放信号を出し
て倍周波のクロック２ムとのアンドをとシ、インタフェ
ース部り四、りＩＩ、ＩＯを得ている。動作説明用のタ
イムチャートを第１７図に示、す、この場合は交互に変
るインタフェース部クロック周期の変化比に従りてカウ
ンタ５１の出力を選択すればよｈｏ例えば本例ではＣＬ
ＫＩは６Ｑｍｆ３と８０ｎ８っまシ３対４であるから、
３番目のカウンタ出力Ｃ２とそれよシロ番目のカウンタ
出力Ｃ８をオアゲート２５に入力すればよく、該ゲート
２５の出力とクロックＡとのノアでＣＬＫＩＩが得られ
る。ＣＬＫＩＯは、所望の位相差に従りてカウンタ出力
Ｃ２よりずらした出力本例ではＣ４（従って所望位相差
は２０ ｍＢ ）と、それよシ８番目の出力Ｃ１２をオ
アゲート２６に入力すればよく、これによシ皺ゲートの
出力とＣＬＫ２ＡとのノアでＣＬＫ Ｉ Ｏが得られる
。ＣＬＫＢもカウンタ５１の出力を各サイクルに２度ず
つ、７す、プフロ、プ２２のセット、リセットに用いて
作る。５２．５５はそのためのオアゲートである。
ｌ、ＩＯを発生する回路を示す。第５図および總１０図
では７進カウンタを用い、その出力とクロ、りＡとのア
ンドをとってインタフェース部り謬ツクＣＬＫＩを作っ
たが、本例で＃ｉ１４進カウンタ５１を用い、オアゲー
ト２５．２６で各サイクルに２度ゲート開放信号を出し
て倍周波のクロック２ムとのアンドをとシ、インタフェ
ース部り四、りＩＩ、ＩＯを得ている。動作説明用のタ
イムチャートを第１７図に示、す、この場合は交互に変
るインタフェース部クロック周期の変化比に従りてカウ
ンタ５１の出力を選択すればよｈｏ例えば本例ではＣＬ
ＫＩは６Ｑｍｆ３と８０ｎ８っまシ３対４であるから、
３番目のカウンタ出力Ｃ２とそれよシロ番目のカウンタ
出力Ｃ８をオアゲート２５に入力すればよく、該ゲート
２５の出力とクロックＡとのノアでＣＬＫＩＩが得られ
る。ＣＬＫＩＯは、所望の位相差に従りてカウンタ出力
Ｃ２よりずらした出力本例ではＣ４（従って所望位相差
は２０ ｍＢ ）と、それよシ８番目の出力Ｃ１２をオ
アゲート２６に入力すればよく、これによシ皺ゲートの
出力とＣＬＫ２ＡとのノアでＣＬＫ Ｉ Ｏが得られる
。ＣＬＫＢもカウンタ５１の出力を各サイクルに２度ず
つ、７す、プフロ、プ２２のセット、リセットに用いて
作る。５２．５５はそのためのオアゲートである。
この第１６図の方式は一般化して次のように表現できる
。即ち、サイクルタイムｔ１のクロ、りＡからサイクル
タイムｔ２＝ｔ１／２のクロ、り２Ａを作シ、装置Ａは
クロ、りＡで動作させ、また０から２ｍ−１までを繰シ
返すカウンタ５１を設けて談カウンタをり０．り２Ａで
動作させ、カウンタの値がｋ（こ＼でｋはＯｅ １ ｅ
”””−” ｎ −１０いずれかであり、第１６図で
は０）及びに＋ｎ （第１６図では７）のときに装置Ｂ
にクロックＢを送シ、カウンタの値がｔ（こ＼でｔは０
，２．４・・・・・・・・・ｎ−１のいずれかであり、
第１６図では４）及びｔ＋ｎ＋１（第１６図では１２）
またはＬ ＋ ｎ −１でクロ、り２Ａが発生す、ると
きインタフェース部へ装置Ｂへの送信用クロ、りＩＯを
送シ、カウンタの値がｍ（こ＼でｍは０，２．４・・・
・・−＝ ｎ −１のいずれかで第１６図では２）及び
ｍ＋ｎ１（第１６図では８）またはｍ ＋ ｎ ＋ １
でクロ、゛り２Ａが発生するときインタフェース部へ装
置Ｂからの受信用クロ、りＩＩを送るようにする。これ
らのｋ ＋ Ｌ ＃ ｎｌ ＋ ｎは変更可能であシ、
またクロックＡはクロック２人から作るようにしてもよ
い。
。即ち、サイクルタイムｔ１のクロ、りＡからサイクル
タイムｔ２＝ｔ１／２のクロ、り２Ａを作シ、装置Ａは
クロ、りＡで動作させ、また０から２ｍ−１までを繰シ
返すカウンタ５１を設けて談カウンタをり０．り２Ａで
動作させ、カウンタの値がｋ（こ＼でｋはＯｅ １ ｅ
”””−” ｎ −１０いずれかであり、第１６図で
は０）及びに＋ｎ （第１６図では７）のときに装置Ｂ
にクロックＢを送シ、カウンタの値がｔ（こ＼でｔは０
，２．４・・・・・・・・・ｎ−１のいずれかであり、
第１６図では４）及びｔ＋ｎ＋１（第１６図では１２）
またはＬ ＋ ｎ −１でクロ、り２Ａが発生す、ると
きインタフェース部へ装置Ｂへの送信用クロ、りＩＯを
送シ、カウンタの値がｍ（こ＼でｍは０，２．４・・・
・・−＝ ｎ −１のいずれかで第１６図では２）及び
ｍ＋ｎ１（第１６図では８）またはｍ ＋ ｎ ＋ １
でクロ、゛り２Ａが発生するときインタフェース部へ装
置Ｂからの受信用クロ、りＩＩを送るようにする。これ
らのｋ ＋ Ｌ ＃ ｎｌ ＋ ｎは変更可能であシ、
またクロックＡはクロック２人から作るようにしてもよ
い。
第１８図はクロ、り発生回路を示す。前回までの例では
クロックＡをベースとし、これよシクロ、りＢ等を作っ
たが、本回路ではクロック２人を基本クロックとし、と
れよりクロックＡ１そして図示しないがクロックＢ１ク
ロック■を作る。５４はクリ、プ７０．プで、本例では
周期ＴＩが１０ｎＳのクロ、りＣＬＫ２で、インバータ
５４で反転した自己の出力を取込む。この結果フリ、プ
フロ、プ５４の出力は第１８図に示すようにクロ、りＣ
ＬＫ２の周期ＴＩを２倍にした周期Ｔ鵞のＣＬＫｌとな
る。
クロックＡをベースとし、これよシクロ、りＢ等を作っ
たが、本回路ではクロック２人を基本クロックとし、と
れよりクロックＡ１そして図示しないがクロックＢ１ク
ロック■を作る。５４はクリ、プ７０．プで、本例では
周期ＴＩが１０ｎＳのクロ、りＣＬＫ２で、インバータ
５４で反転した自己の出力を取込む。この結果フリ、プ
フロ、プ５４の出力は第１８図に示すようにクロ、りＣ
ＬＫ２の周期ＴＩを２倍にした周期Ｔ鵞のＣＬＫｌとな
る。
ＣＬＫｌは前述のクロックＡに、ＣＬＫ２はりｐ、り２
Ａに相当する０本回路は勿論ＣＬＫ２が１０ ｍｓ以外
の他の周期の４のでも動作し、出力のＣＬＫｌｔｊそれ
を１／２周波にしたものである。
Ａに相当する０本回路は勿論ＣＬＫ２が１０ ｍｓ以外
の他の周期の４のでも動作し、出力のＣＬＫｌｔｊそれ
を１／２周波にしたものである。
発明の詳細
な説明したように本発明によれば整数比でないサイクル
タイムを持つ装置間のクロ、り同期をとることができる
。クロ、り比鉱１．５，２．５．五５ ＝−・・などに
限定されるが、同期化のための回路構成は簡単になり、
ＣＰＵとチャネル等の各サイクルタイムの比を整数比の
限定から解放し設計の自由度を大幅に増すことができる
。
タイムを持つ装置間のクロ、り同期をとることができる
。クロ、り比鉱１．５，２．５．五５ ＝−・・などに
限定されるが、同期化のための回路構成は簡単になり、
ＣＰＵとチャネル等の各サイクルタイムの比を整数比の
限定から解放し設計の自由度を大幅に増すことができる
。
第１図は２装置間のデータ伝送の概要を示すプロ、り図
、第２図および第５図は従来方式の説明用波形図、第４
図は本発明方式の説明用波形図、第５図は第４図の方式
を実現する回路のブロック図、第６図は第５図の一部の
詳細を示す回路図、ｍ７図および第８図は動作説明用波
形図、第９図は本発明の異なる実施例のブロック図、第
１０図は第９図の方式を実現する回路図、第１１図はそ
の動作説明用波形図、第１２図および第１３図はカウン
タの他の例を示す回路図、第１４図はタイミング可変な
イネーブル信号発生回路のそして第１５図はタイミング
可変なフリップ７０．プロ。 ト、リセット信号発生回路の例を示す回路図、第１６図
はカウンタに倍容量のものを使用した場合の実施例を示
す回路図、第１７図はその動作説明図、そして第１８図
はクロック兄生器の他の例を示す回路図および波形図で
ある。 図面で矩形枠Ａは装置Ａ１矩形枠Ｂは装置Ｂ１１ＴＦは
インタフェース、ＣＬＫＡ、Ｂは装置Ａ、Ｂのクロ、り
、ＣＬＫＩ、ＣＬＫＩＯ，およびＣＬＫＩ Ｉはインタ
フェース部のクロ、り、送信用クロックおよび受信用ク
ロ、りである。
、第２図および第５図は従来方式の説明用波形図、第４
図は本発明方式の説明用波形図、第５図は第４図の方式
を実現する回路のブロック図、第６図は第５図の一部の
詳細を示す回路図、ｍ７図および第８図は動作説明用波
形図、第９図は本発明の異なる実施例のブロック図、第
１０図は第９図の方式を実現する回路図、第１１図はそ
の動作説明用波形図、第１２図および第１３図はカウン
タの他の例を示す回路図、第１４図はタイミング可変な
イネーブル信号発生回路のそして第１５図はタイミング
可変なフリップ７０．プロ。 ト、リセット信号発生回路の例を示す回路図、第１６図
はカウンタに倍容量のものを使用した場合の実施例を示
す回路図、第１７図はその動作説明図、そして第１８図
はクロック兄生器の他の例を示す回路図および波形図で
ある。 図面で矩形枠Ａは装置Ａ１矩形枠Ｂは装置Ｂ１１ＴＦは
インタフェース、ＣＬＫＡ、Ｂは装置Ａ、Ｂのクロ、り
、ＣＬＫＩ、ＣＬＫＩＯ，およびＣＬＫＩ Ｉはインタ
フェース部のクロ、り、送信用クロックおよび受信用ク
ロ、りである。
Claims (2)
- （１）サイクルタイムＴ１で動作する装置Ａとサイクル
タイムｎＴ＊／２ （こ＼でｎは５．５．７．９−・の
匹ずれか）で動作する装置Ｂとの間のクロ。 り同期方式において、装置ムと装置Ｂのインタフェース
部分のサイクルタイムを１サイクル毎に（ｎ−１） Ｔ
ｔ／２と（ｎ ＋ １ ） ｔｓ／２ Ｋ交互に変える
ことを特徴とするクロ、り同期方式。 - （２）インタフェース部分が装置ムに置かれ、骸インタ
フェース部分のクロ、り鉱装置Ｂへの送信用と装置Ｂか
らの受信用では周波数は同じであるが位相を異ならせる
ことを特徴とする特許請求の範囲第１項記載のクロ、り
同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052828A JPS58169220A (ja) | 1982-03-31 | 1982-03-31 | クロツク同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052828A JPS58169220A (ja) | 1982-03-31 | 1982-03-31 | クロツク同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169220A true JPS58169220A (ja) | 1983-10-05 |
| JPS6346847B2 JPS6346847B2 (ja) | 1988-09-19 |
Family
ID=12925705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052828A Granted JPS58169220A (ja) | 1982-03-31 | 1982-03-31 | クロツク同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4219026A1 (de) * | 1991-06-10 | 1992-12-17 | Nsk Ltd | Linearfuehrung |
| JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
-
1982
- 1982-03-31 JP JP57052828A patent/JPS58169220A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4219026A1 (de) * | 1991-06-10 | 1992-12-17 | Nsk Ltd | Linearfuehrung |
| US5236264A (en) * | 1991-06-10 | 1993-08-17 | Nsk Ltd. | Linear bearing |
| JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6346847B2 (ja) | 1988-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5365119A (en) | Circuit arrangement | |
| US6150847A (en) | Device and method for generating a variable duty cycle clock | |
| US5920600A (en) | Bit phase synchronizing circuitry for controlling phase and frequency, and PLL circuit therefor | |
| US4445215A (en) | Programmable frequency ratio synchronous parallel-to-serial data converter | |
| JPH0220184B2 (ja) | ||
| CN108155894A (zh) | 一种基于fpga的同步混合延时型dpwm模块 | |
| US5012198A (en) | Digital PLL circuit having reduced lead-in time | |
| US3758720A (en) | Circuit for incrementally phasing digital signals | |
| US6389095B1 (en) | Divide-by-three circuit | |
| US4786823A (en) | Noise pulse suppressing circuit in digital system | |
| US4059842A (en) | Method and apparatus for synchronizing a digital divider chain with a low frequency pulse train | |
| CN113300799B (zh) | 适用于jesd204b协议的时钟同步方法、电路及逻辑设备 | |
| JPS58169220A (ja) | クロツク同期方式 | |
| US3112363A (en) | Device to shift a block signal to a given mean phase and to hold it therein with respect to the pulse instants of an incoming pulse sequence | |
| US3587090A (en) | Great rapidity data transmission system | |
| US5990811A (en) | Transfer clock converter for digital data | |
| US5260977A (en) | Communication terminal equipment | |
| JPH03240336A (ja) | ビット位相同期回路 | |
| RU2110144C1 (ru) | Устройство синхронизации | |
| SU1223218A1 (ru) | Устройство дл формировани импульсов | |
| JPH01143435A (ja) | データ伝送装置 | |
| JPS63107318A (ja) | 可変分周器 | |
| JPS5950140B2 (ja) | パルス幅・パルス周期変換回路 | |
| KR960006466B1 (ko) | 전송시스템의 데이타 리타이밍회로 | |
| KR100211333B1 (ko) | 디지탈 음성신호의 동기 조절장치 |