JPS58166809A - 周波数変調信号を発生するデジタル装置及びそのような装置を含むラジオ周波数装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、周波数変調信号を発明するデジタル装置、及
びそのような装置を含むラジオ周波数の装置に関する。

極めて正確な位相変調または周波数変調を有する信号を
発生することがときには必要である。例えば、このこと
は、リニアー周波数変調を有する信号を用いる高度計又
はテレメーターの場合であるＯ そのような信号を発生する回路は９、極めて高品質の部
品を要するような純粋なアナログ技術によって、または
米国特許第４１６０９５８号に記載の如きプログラマブ
ル（プログラム自在の）移相器を用いるデジタル技術に
よって、形成されることができる。構成の複雑さは別と
して、後者の方法は、アナログ精密素子であり且つ温度
及び時間の両方において高い安定性を要求するとき、そ
の構成が特に困難であるプログラマブル移相器ヲ用いる
主要な欠点がある。

したがって、本発明のデジタル装置は、前述の欠点を避
は且つ周波数変調矩形信号を送信することにある。

本発明のデジタル装置は、セツティング（設定）を要し
ないし、キャリヤ（搬送波）周波数がどのようなもので
あろうとも任意の形状の周波数変調を極めて正確に発生
することを可能にする。

また、その装置は、簡単で、費用がかからず、信頼性が
あり、並びに温度及び経年変化からの影響を受けないと
いう利点を有する。

本発明は、特に、予定の法則にしたがって周波数変調し
た信号を発生するデジタル装置に関し、その装置は、次
の構成を含むものである。すなわち 一　時間サイクル　”　Ｊ”１１のクロック、−・ぐル
ス信号のオーダーｉの各サイクルがり口、り期間のＴの
全倍数Ｎ、であり、且つｉ’？ルス巾がクロック期間Ｔ
に等しいような・ぐルス信号を発生するプログラマブル
分割手段、 −信号Ｓの（Ｎ＋１）半サイクルがパルス信号Ｒの（ｎ
＋１）サイクルにそれぞれ対応するような信号Ｓに前記
・やルス信号を成形する手段、及び−分割手段が自然数
Ｎ（１＋・・・、Ｎ９．・・・Ｎ　の各々を連続的に供
給するように、前記成形手段及び前記プログラマブル分
割手段に対する制御手段、を含むものである。

次に本発明を添付図面を参照して説明する。

第１図は、周波数変調信号の発生を可能にする本発明の
デジタル装置のブロックダイヤグラムを示す。

所望の信号Ｓは基準クロック５の周波数への、プログラ
マブル回路１における、分割によって得られる。分割の
ランク（順位）は１つの計数サイクルから次の計数サイ
クルに変更されることができ、各サイクルが可変継続期
間Ｎ６　Ｔ　＊　Ｎｌ　Ｔ　＋・・・ＮｉＴ、・・・Ｎ
ｎＴ１ここでＮ１（ｉ＝０・・・、ｎ）が回路３によっ
て供給されるランダムな自然数であシ且っＴ＝ｆｓ（ク
ロック信号の期間）であるような／ぐルス信号Ｒを発生
することを可能にする。好ましい実施例によると、回路
１はプログラマブル減少計数器であり、その作動は以下
に述べる。

微小・ぐルス信号Ｒは制御回路３及び回路２に供給され
、回路２は１／２分割器であり、・ぐルス信号Ｒに１／
２に近い成形因数を与える。このようにして得られる矩
形信号Ｓの各半サイクルは可変継続期間ＮｏＴ、・・・
Ｎ、Ｔ・・・ＮＴを有する。

これが周波数変調信号である。

新漬の変調法則と比較した信号Ｓの周波数変調の精密さ
は補足回路４によって任意に改良できる。

回路４によって供給される信号はＳ′と表示されている
。ある実施例においては、回路４は分割器１及び１７２
分割器２の間に挿入されることもできる。

このことは、回路４の２つの非制限的な好ましい実施例
を与える第６図及び第８図に関連して次に記載されてい
る。

連続的な分割順位Ｎ。、・・・Ｎ、　ｌ・・・Ｎｎを制
御する回路３は、外部制御信号Ｓｄを受信したとき装置
１０を始動させ、信号５ＲＡｚを供給することによって
回路１及び２を停止し初期状態に戻し、信号Ｓｍを供給
することによって回路４を最終的に停止させる。

デノタル発生装置の動作の原理は第１図及び第２図に関
連して以下に記載する。

第２図は、装置の異なった点における信号を示し、装置
においては、本発明の非制限時実施例にしたがうと、プ
ログラマブル分割器回路１は減少計数器であり、この減
少計数器は、（図示しない減算器を介して回路３によっ
て供給した順位Ｎ１から）値Ｎ、　−１が負荷された径
値０が達せられるまで各クロックサイクル毎に１単位だ
け減少を行なう。プログラマブル減少計数器１が値Ｏを
表示すると同時に、それはいわゆるキャリーオーバー（
けた上げ）パルスＲを供給し、この・ぐルスは回路３に
よる分割順位の次の値Ｎ１＋１の供給を制御し、Ｎｉ＋
１　　’を減少計数器１に負荷することを制御する。前
述の如く、計数器１は各クロックサイクル毎に１単位だ
け減少し、０に達したとき、キャリーオーバーパルスＲ
を供給する。そして値Ｎｉ＋２−”が負荷され、一連の
順位Ｎｉが使われて所望のシーケンスが終るまで、続け
られる。

図示しない実施例によると、プログラマブル分割器ｌは
、値ＮＭ＋１−Ｎｉによって負荷された後（ここでＮＭ
は計数器によって表示できる最大値であり、Ｎｉは回路
３によって供給される分割順位である）、この値から始
めて、値ＮＭが達成されるまで各クロックサイクル毎に
１単位だけ増加を行なつ泪数器でもよい。プログラマブ
ル計数器が値ＮＭを表示すると同時に、それがキャリー
オーバーパルスＲを供給し、そのパルスが回路３による
次の分割順位Ｎｉ＋、の供給を制御し、値ＮＭ　＋　Ｉ
　Ｎ１＋１を計数器へ負荷することを制御し、以下同様
なことを行なうものである。

前述の如く、所望のシーケンスが得られた後に、装置ｌ
Ｏの回路の始動、停止、初期状態への戻しは制御回路３
によって保証される。制御回路３の２つの非制限的実施
例が第３図及び第４図に与えられる。

各サイクルが可変継続期間ＮｉＴを有する微小パルスに
よって形成したキャリーオーバー信号Ｒが供給される１
／２分割器２は信号を供給し、その信号の半サイクルの
各々は可変継続期間Ｎ。Ｔ　、　ＮＩＴ　。

・・・＋　ＮｉＴ　＋・・・ＮｎＴヲ有し、キャリーオ
ーバー／ぐルスＲの１期間をカバーする。後者は周波数
変調され、シーケンスＮ１・・・、ｌ’Ｊｉ、・・・Ｎ
ｎによって決められるその位相法則は所望の信号のもの
に極めて近いものでちる。しだがって、分割順位Ｎｉの
適当な選択によって、装置１０は任意の周波数変調形態
を発生することができ、最っとも簡単なものはリニアー
変調である。

このようなデジタル装置は連続から１０分の数メガヘル
ツの周波数範囲にわたって働く。しかしながら、周知の
手順にしたがってデジタル装置を位相ループに挿入する
ことによって任意のランダムキャリア周波数に所望の変
調を得ることが可能である。そのような位相ループが第
１０図に示されており、後述する。本発明の装置は位相
比較器を供給する。位相だけが利用されるものであり、
信号の形状は２次的特徴であることに留意すべきである
。このように、本発明の目的は、周波数変調した矩形信
号を発生することである。

第３図は、制御回路３の好ましい詳細な実施例を示す。

回路は、１だけ減少されて、第１図のプログラマブル減
少計数器１に連続的に負荷されねばならない（ｎ＋１）
分割順位Ｎ。、・・・＋　Ｎｉ・・・Ｎ、を有するメモ
リ３２を含む。メモリ３２は、またその内容が完全に走
査されたときシーフェンス終了信号Ｓｆの形態でＲ−Ｓ
フリアゾフロップ３ｏに伝達される１ビツトも含んでい
る。その第２の入力においてフリッゾフロッｆ３０は、
メモリ内容の走査及び装置１０の作動を始動する外部制
御信号Ｓｄを受ける。フリップフロップ３ｏの出力信号
は、１０グラマプル減少計数器１．１／２分割器２、及
びメモリ３２の内容の走査を制御するアドレス計数器：
３１をリセットする、すなわち初期状態に戻すだめの５
ＲＡ２信号である。１単位毎のアドレス計数器３　ｔの
増加は、プログラマブル減少計数器１が値（）を表示す
るとき、その計数器１によって伝達された信号Ｒのキャ
リーオーバーパルスの到Ｊによって始動される。

もしデノタル発生装置ｉｏが１／２分割器２の出力にお
いて得られる信号Ｓの位相法則の正確さを改良すること
を可能にする回路４を含むならば、メモリ３２は回路４
を制御するだめの補足ビットを含むものである。この補
足ビットは制御信号Ｓｍの形状で伝達される。

第４図は、第１図の回路３の他の好ましい実施例を示す
。所望の信号の周波数変化は、２つの連続する半サイク
ルの間においてしばしば小さい。

２つの連続する分割順位Ｎｉ＋、−Ｎｉの間の変化は、
極めて小さく、大きくとも１に等しい。この場合、第５
図を参照して以下に述べるが、第５図は発生装置１０に
よって発生した信号Ｓによってクロック信号ｆＨ及び分
割順位Ｎｉから位相列ψ（１）の理論的信号Ｓｔの接近
を示すものであり、紹められる位相誤差はΔψで表わさ
れている。

１つの計数サイクルから次の計数サイクルへの分割順位
Ｎ、上の１単位の変化を認めることは、かなりの傾斜の
発生を可能にする゛ことを示している。

しだがって、制御回路３のメモリが分割順位のすべての
値を含む必要はもはやない。メモリは、変調した信号Ｓ
の初期周波数ｆｏと関連され且つ関係Ｎｏ並びに前の順
位Ｎ１−１に対する各順位Ｎｉ　（ｉ＝１１・・・ｎ）
の変化を含むだけで充分である。このように、必要なメ
モリ蓉量は第３図の制御回路の第１実施例のメモリ３２
の容量より充分少ない。

このように、制御回路３が第４図に示されているが、第
４図において、参照数字３０及び３１は第３図に用いら
れているものと同一であり、すなわち、始動信号Ｓｄ及
びシーケンス終了信号Ｓｆを受信し且つリセット信号、
すなわち初期状態に戻す信号５ＲＡＺを供給するＲ−Ｓ
フリップフロップ３０、並びにそのリセットがフリッゾ
フロッ：７’３０の信号５）ＬＡＺによって保証され且
つそのクロック入力Ｈにおいて信号Ｒの各微小キャリー
オーバーパルス（第１図のプログラマブル分割器１から
）の到達でメモリ３４を制御するアドレス計数器３１で
ある。

メモリ３４は第３図のメモリ３２の容量だけが必要であ
りＡＮＤグー）３５．３６の系を介して計数器３３の増
加及び減少に対するパルスａ及びｂを供給する。

ＡＮＤケ”　−）　３５または３６は第１人力において
ビットａまだはｂを受は且つ第２人力において第１図の
プログラマブル分割器１によって供給されるキャリーオ
ーバーパルス信号Ｒを受け、そのプリセットがＲ−Ｓフ
リップフロップ３０の出力信号５ＲＡＺによって制御さ
れる計数器３３の減少または増加を制御する信号を供給
する。

２つのピッ）ａ及びｂはＡＮＤゲート３７によって組合
されてシーケンス終了信号Ｓｆと々す、この信号はＲ−
Ｓフリップフロップ３０の入力に加えられる。

ピッ）ａ及びｂはそれらの状態の関数として次の意味を
持つニ ー　ａ＝０及びｂ　＝Ｏ：　Ｎ、　＝Ｎ、、であり、計
数器３３の減少及び増加はない。

−ａ−０及びｂ　＝　１　：　Ｎｉ　＝　Ｎ、−１＋１
であり、計数器３３は１単位だけ増加される。

−ａ＝１及びｂ　＝　０　：　Ｎ、　＝　Ｎ、、−１で
あり、計数器３３は１単位だけ減少される。

−ａ＝１及びｂ　＝　］　：　］Ｒ−Ｓフリップフロッ
プ３）が７−ケンス終了信号Ｓｆを受けるのでシーケン
スが止められ、リセットが起る６ 計数器３３は第１図のプログラマブル分割器１に分割順
位Ｎ１を供給する。計数器は、同一の位相精密さで低い
クロック周波数を用いることを可能にする第１図の回路
４に制御信号Ｓｍを任位に供給する。

非制限的実施例によると、この制御信号は最少の有効ビ
ットで構成されることができ、他のビットがプログラマ
ブル分割器１（第１図）の入力に加えられる。

信号の発生に対して用いられる時間増分はクロうに、決
められる。このように発生された最大位ここで、ｆは装
置１０によって発生した信号Ｓの周波数である。このよ
うに、クロック周波数は所望の位相の正確さの関数とし
て選らぶことかできる。

もし、特に正確な周波数変調を得ることが必要であるな
らば、第１の解決案は、例えば約１００メガヘルツまた
はもっと高いクロック周波数ｆｕを用いることがある。

しかしながら、そのような周波数におけるプログラマブ
ル分割は行なうことが特に困難であり、極くわずかな部
品ではこのことを行なうことはできない。

したがって、クロック周波数を減少する一方、同一の位
相精密Δψを保持することができることは利点である。

第６図及び第８図は、第１図の回路４の２つの非制限時
実施例を与え、回路４は、同一の位相の正確さを保持す
る一方、そのような回路４がないとき必要な高いクロッ
ク周波数より低いクロック周波数で働くことを可能にす
る。

回路の異なった点における信号を示す第７図を参照して
後述する第６図の実施例の場合、クロック信号は１／２
の成形因数を有すると仮定する。

１／２分割器回路２の出力信号Ｓは２つのＤ形フリッゾ
フロッゾ４１及び４２の第１人力に供給され、Ｄ形フリ
ッゾフロッゾは第２人力において周波数ｆｌｌのクロッ
ク信号を受は取り、それぞれそれの立上り縁及び立下り
縁で作動する。

Ｄ形フリッゾフロッゾ４１まだは４２の出力ＳＱ、また
はＳＱ２は回路３（第４図の計数器３３または第３図の
メモリ３２によって）によって供給される信号稀によっ
て制御されるマルチゾレクサー（多重化器）４０の第１
または第２人力にそれぞれ加えられる。

２つのフリッゾフロッ７°４１（立上シ縁）及び４２（
立下り縁）の作動モードを考慮すると、２つの出力信号
ＳＱ、及びＳＱ２は半クロツク期間だけ時間変位されて
いる。

信号Ｓｍによって制御される多重化器４ｏは各半期間に
おいて信号ＳＱ１またはＳＱ２を選択し、それを出力に
おいて供給する。信号Ｓ′は、しだがってＳＱｌ”また
はＳＱ２のいずれかに属する半期間にょって形成される
。その結果、位相の精密さは、同一のクロック周波数に
対して２倍となる。

第８図は、本発明の装置１０（第１図）によって発生さ
れる信号の位相の正確さを改良することを可能にする回
路４の他の実施例を示す。この回路の異なった点で発生
した信号は第９図に示されており、第９図は後に参照さ
れる。

第８図の回路４は、−〇−で離れた出力段Ｍ（第Ｍ＋１ ８図においては３）を有する遅延ラインを用いている。

ここでＴはクロック信号の期間ｎである。

１／２分割器２の出力における信号Ｓは遅延ライン４４
の入力及び多重化器４３の第１人力に加えられ、多重化
器は（Ｍ＋１）入力を有し、第３図の回路３（メモリ３
２の出力において）または第４図の回路３（計数器３３
の出力において）よって供給される制御信号鑵によって
制御される。

多重化器４３のＭ個の他の入力は遅延ライン４４のＭ個
の出力段によって供給される信号Ｓｌ・・・ＳＭが供給
される。これらの信号は信号Ｓに比較して４にだけ順番
ｊ　（ｊ＝１　、・・・９Ｍ）の段に対して遅延した信
号Ｓに対応する。このことは、Ｍ−：３として、第９図
に示されている。

第（ｉ図の実施例の多重化器４０と同様に、多重化２；
４３は、信号Ｓ　＋　８１　＋・・・Ｓ、・・・ｌ　Ｓ
Ｍによってそれぞれ供給される（Ｍ＋１）個の入力中で
各半期間において最良の位相精密を得るだめの最良の信
号を選らぶ。この実施例においては、精密さは比（Ｍ＋
１）たけ改良される。

（Ｍ＋ｔ）が２の倍数であるように遅延ラインを用いる
ことは利点がある。このように、多重化器の制御は、回
路４が第４図の回路３と組合されて用いられるとき、第
４図の計数器３３によって直接なされることである。

第８図の実施例において、回路４は１／２分割器２の出
力信号によって供給される。回路４は、また第１図の装
置の図示しない実施例にしたがってプログラマブル減少
計数器１及び１／２分割器２の間に挿入されることもで
きる。

第８図の回路４は、もし多重化器４３の制御が出力信号
上に干渉を生じさせないように信号が安定であるときに
行なわれるならば、信号Ｓではなくて、キャリーオーバ
ー信号Ｒによって供給される。

第１０図は、技術は周知ではあるが、本発明のデジタル
発生装置１０を用いる位相ループの例を示すものである
。前述の如く、発生した信号の周波数は、デジタル回路
に適した周波数範囲、すなわち連続から１０分の数メガ
ヘルツの範囲内である。

第１Ｏ図の位相ループはこの信号を任意のランダムなキ
ャリア周波数と置き換えることを可能にし、その結果、
極めて精密な周波数変調を有するマイクロ波周波数信号
の如き信号を得る。

第１０図の非制限的実施例において、ｆは本発明のデジ
タル装置１０によって供給した信号Ｓ（もし位相精密回
路４がある場合とはＳ　／　）の周波数及びＦｌは発振
器１１の固定周波数である。周波数制御式発振器１７の
出力における有効信号Ｓの周波数は（Ｆ１＋Ｎ、ｆ）で
ある。

有効信号礼は、固定周波数Ｆ１における発振２；１１か
らの出力信号をその第２人力で受けるミキサー（混合器
）１２に供給される。ミキサー１２の出力信号はローｉ
？スフィルタ１３を通って周波数Ｎｆを１７Ｎ分割器回
路１４に供給する。

位相比較器１５は第１人力において本発明のデジタル装
置１０によって供給される周波数変調信号ｓｔだはＳ′
を受けとり、第２人力において１／Ｎ分割器１４からの
出力信号を受けと親位相比較器１５の出力は発振器１７
の周波数（Ｆ　ｔ　＋Ｎｆ）を制御するために制御回路
１６によって用いられる。

この種の適用において、デジタル装置１０は、位相比較
器としてＣＭＯ８回路４０４９の比較器■の如き周波数
位相比較器を用いるとき、さらに簡略化できる。この場
合、立上り縁だけが用いられる。

その結果、２つの縁の信号Ｓを発生する必要はなく、１
つだけが発生されればよい。

その場合、プログラマブル減少計数器１はもはや半ル］
間を計数せず、発生される信号の完全サイクルを代りｒ
ｒ（計数する。したがって同一の信号に対して減少サイ
クルの数の半分が要求される。その結果、回路３のメモ
リ容量は１／２でよい。

このように、高性能の装置が記載されてきたが、その装
置は、ランダム周波数変調を有する信号をデジタル的に
発生し、一方ＥＣＬＱ代りにＴＴＬの如き迅速でない回
路の使用を可能にするクロック周波数を用いる。本発明
はマイクロ波周波数のレーダーにも適用できる。

【図面の簡単な説明】

第１図は、本発明のデジタル装置のブロックダイヤグラ
ムである。 第２図は、第１図の装置の数個所における信号を示す図
である。 第３図及び第４図は、本発明のデジタル装置の同一部分
の異なった実施例を示す図である。 第５図は、実際の信号と理想の信号との間の位相誤差を
示す図である。 第６図及び第８図は１．本発明の装置の他の部分の２つ
の好ましい実施例を示す図である。 第７図及び第９図は、それぞれ第６図及び第８図の回路
の数個所における信号を示す図である。 第１０図は、位相ルーノに本発明の回路を用いた図であ
る。 １・・・ゾログラマプル回路、２・・・１／２分割器、
３・・・制御回路、５・・・基準クロック。 出願人トムソンーセーエスエフ 代理人　弁理士新居止音 １

Claims (1)

1. 【特許請求の範囲】 （１）　　所定の法則にしたがって周波数変調した信号
   を発生するデジタル装置において、 パルス信号のオーダーｉの各サイクルがクロック期間の
   Ｔの全倍数Ｎ１であシ、且つパルス巾がクロック期間Ｔ
   に等しいような・ぞルス信号を発生するプログラマブル
   分割手段、 信号Ｓの（Ｎ＋１）半サイクルがパルス信号Ｒの（ｎ＋
   １　）サイクルにそれぞれ対応するような信号Ｓに前記
   ・やルス信号を成形する手段、及び分割手段が自然数Ｎ
   ｏ、・・・Ｎｉ　、・・・Ｎｎの各々を連続的に供給す
   るように、前記成形手段及び前記プログラマブル分割手
   段に対する制御手段、を含むことを特徴とするデジタル
   装置。 （２、特許請求の範囲第１項に記載のデジタル装置にお
   いて、プログラマブル分割手段は、その内容が各クロッ
   クサイクルにおいて値（Ｎｉ＝ｔ）から１単位だけ減少
   する減少計数器であシ、自然数Ｎｉは、順番ｉの計数サ
   イクルの終シを示し且つ巾Ｔの・ぐルスの減少計数器に
   よる供給に対応する値０まで、各計数サイクルの始めに
   おいて制御手段によって供給され、ノソルスはｉ番目の
   計数サイクルのＮ番目及び最終クロックサイクルに一致
   し且つ負荷を値（Ｎ４−＋−１１）の減算計数器に入れ
   、自然数ＮＢ　（ｉは０とｎとの間）は制御手段によっ
   て連続的に供給される、ことを特徴とするデジタル装置
   。 （３）特許請求の範囲第１項に記載のデジタル装置にお
   いて、その内容が、各クロックサイクルにおいて、値（
   Ｎ＋Ｉ−Ｎｔ）から、順番ｉの計数サイクルの終了を示
   し且つ巾Ｔのパルスの計数器による供給に対応する値Ｎ
   Ｍに１単位だけ増加するプログラマブル計数器であり、
   パルスはｉ番目の計数サイクルのＮ番目及び最終クロッ
   クサイクルに一致し且つ値（ＮＭ＋１−Ｎｉ＋１）の計
   数器に対する負荷を導き出し、自然数Ｎｉは制御手段に
   よって供給され、ＮＭは計数器によって表示できる最大
   所定値である、ことを特徴とするデジタル装置。 （４）特許請求の範囲第１項に記載のデジタル装置にお
   いて、成形手段が信号を供給する周波数のＡ分割器回路
   であシ、信号の（ｎ＋１）半サイクルはそれぞれ継続期
   間ＮｏＴ、・・・ＮｉＴ、・・・ＮｎＴを有することを
   特徴とするデジタル装置。 （５）特許請求の範囲第１項に記載のデジタル装置にお
   いて、制御手段は、 プログラマブル分割手段によって供給されるパルス信号
   Ｒのタイミングでの増加によってアドレスＡ４　（ｉは
   Ｏ及びｎの間の変化する）を連続的に表示するアドレス
   計数器と、 アドレス計数器によって表示されるアドレスＡｉに対応
   する自然数Ｎｉ、制御信号Ｓｍをプログラマブル分割手
   段に供給し且つメモリの内容が走査されたとき、シーケ
   ンス終了信号Ｓｆを供給するメモリ回路と、 その第１人力においてデジタル装置を始動する外部化’
   ；’；　ｓ、を受信し、その第２人力においてメモリ回
   路によって供給されるシーケンス終了信号Ｓ。 を受信し、且つその出力においてプログラマブル分割手
   段及び成形手段の初期状態への戻り及びアドレス計数器
   のリセットを保証する信号”ＲＡＺを供給するＲ−Ｓフ
   リップフロップと、 を有することを特徴とするデジタル装置。 （６）　　％許請求の範囲第５項に記載の装置において
   、メモリ回路が（ｎ＋１）個のアドレスＡＯ・・・、Ａ
   ｎによってアドレス可能なリードオンリーメモリーであ
   り、その各々にはそれぞれ自然数Ｎ６　＋・・・Ｎｎが
   対応し、相対的な整数Ｎｎに加えて、第１及び第２ビツ
   トはシーケンス終了信号Ｓｆ及び制御信号Ｓｍをそれぞ
   ね構成する、ことを特徴とするデジタル装置。 （７）　　’Ｆｊ許請求の範囲第５項に記載のデジタル
   装置において、メモリ回路は、 アドレスＡ、に対応する初期値ＮｏにおけるセットがＲ
   −ＳフＩＪ　、、　ｆフロッグの出力によって供給され
   る信号５ＲＡＺによって保証され、Ｒ−８フリツグフロ
   ツノが増加入力及び減少入力を有し、且つアドレス計数
   器によって表示したアドレスＡｉに対応する値Ｎ１を供
   給するような計数器４、 アドレス計数器によってアドレス可能であり且つ各アド
   レスＡｉに対して一対のビット（ａｉ、ｂｌ）（ｉは０
   からｎまで変わる）を供給するリードオンリーメモリ、
   とを含み、一対のピットは、第１０シック組合せ手段に
   おけるノクルス信号Ｒとの組合せ後、計数器の減少及び
   増加入力にそれぞれ加えられ、アドレス計数器によって
   予め表示したアドレスに対応する値（Ｎｉ；１）に関し
   て１単位またはその保持において前記計数器の減少また
   は増加を行ない、ピッ）　（ａＨ、Ｊ　）は第２０ノッ
   ク組合せ手段において組合されて、メモリの走査の終了
   を表示するためのＲ−Ｓフリップフロップの第２人力に
   加えられる信号Ｓｆになる、ことを特徴とするデジタル
   装置。 （８）特許請求の範囲第７項に記載のデジタル装置にお
   いて、計数器は供給された値Ｎ１の最少有効ビットによ
   って形成した計数信号−を供給することを特徴とするデ
   ジタル装置。 （９）特許請求の範囲第１項に記載のデジタル装置にお
   いて、デジタル装置は、さらに （Ｍ＋−１）出力上に、プログラマブル手段によって供
   給され且つ暑■（ここでｊは０からＭまで変化し、Ｔは
   クロックサイクルであり且つＭは１またはそれ以上の自
   然数である）だけそれぞれ遅延しだ信りを供給する遅延
   手段と、及び 順ｉｉの各計数サイクルにおいて、遅延手段の（Ｍ＋１
   ）出力信号の１つを選択する手段と、を含むことを特徴
   とするデジタル装置。 叫　特許請求の範囲第９項に記載のデジタル装置におい
   て、遅延手段は２つのＤ型フリッゾフロッデで構成され
   、その１つはクロック信号の立上り縁で作動し、他の１
   つはクロック信号の立下９縁で作動し、その入力に、成
   形手段によって信号を成形した後ゾログラマプル分割手
   段ａ出力信号が加えられ、Ｍが１に等しいことを特徴と
   するデジタル装置。 ０υ　特許請求の範囲第９項に記載のデジタル装置にお
   いて、遅延手段が（Ｍ＋１）個の出力に入力に加えられ
   る信号を供給する遅延ラインによって構成され且つ入力
   信号に対して量升（ここでｊはＯからＭまで変化する）
   だけそれぞれ遅延されることを特徴とするデジタル装置
   。 α２、特許請求の範囲第１１項に記載のデジタル装置に
   おいて、遅延ラインの入力に加えられる信号はプログラ
   マブル分割手段によって供給される・ぐルス信号である
   ことを特徴とするデジタル装置。 ｌ１１３　　特許請求の範囲第１１項に記載のデジタル
   装置において、入力に加えられる信号が、成形手段によ
   って変調した信号の形態に成形した後プログラマブル分
   割手段によって供給した信号であることを特徴とするデ
   ジタル装置。 ０４　　特許請求の範囲第９項に記載のデジタル装置に
   おいて、選択手段が制御手段によって供給される信号Ｓ
   ｍによって制御され且つ（Ｎ＋１）個の入力及び１つの
   出力を有する多重化！であることを特徴とするデジタル
   装置。 αラ　特許請求の範囲第１項ないし第１４項のいずれか
   に記載のデジタル装置であって、周波数変調信号ｆを供
   給するデジタル装置を含むラジオ周波数装置において、
   固定周波数Ｆ１の第１発振器と、制御自在な周波数Ｆ２
   の第２発振器と、その入力において周波数Ｆ１．Ｆ２に
   おける発振器周波数をそれぞれ受信し、且つローノ？ス
   フイルター及び１／／Ｎ分割器回路（Ｎは零でない正の
   整数であり）を介して周波数（Ｆ２−Ｆｌ）／Ｈにおけ
   る信号を位相比較器の第１人力に加える混合器４、を含
   み、位相比較器は、その第２人力においてデジタル装置
   によって供給された変調した周波数ｆにおける信号を受
   信し且つ第２発振器の周波数Ｆ２を（Ｆ　１＋Ｎ、ｆ）
   に等しくするように、第２発振器の周θに数Ｆ２を制御
   する信号を供給することを特徴とするラジオ周波数装置
   。 （１０特許請求の範囲第１５項に記載の高周波装置にお
   いて、位相比較器が立上り縁または立下り縁で作動する
   周波数−位相比較器であり、デジタル装置が信号Ｓの完
   全サイクルを供給するだけであることを特徴とする装置
   。