JPS58164248A - チツプキヤリア半導体装置およびその組立体 - Google Patents
チツプキヤリア半導体装置およびその組立体Info
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- JPS58164248A JPS58164248A JP57048474A JP4847482A JPS58164248A JP S58164248 A JPS58164248 A JP S58164248A JP 57048474 A JP57048474 A JP 57048474A JP 4847482 A JP4847482 A JP 4847482A JP S58164248 A JPS58164248 A JP S58164248A
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- Japan
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- terminals
- chip
- chip carrier
- semiconductor device
- external terminals
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はチップキャリア半導体装置およびその組立体Ｋ
かかり、特に多段積層に好適なチップキャリア半導体装
置およびその組立体に関する。
かかり、特に多段積層に好適なチップキャリア半導体装
置およびその組立体に関する。
半導体集積回路、特にメモリ用に於ては、その容量の増
大に対し高密度小麗化の要望が大きく、同一回路装置の
集積が多いことから多段積層が検Ｐ：’ｃ？ｔａ；ｅ）
半導体装置において集施されてきたが積層に際して接着
端子部の目合せずれ、端子部り、半田接着の際の接着不
良等の問題が発生していた。
大に対し高密度小麗化の要望が大きく、同一回路装置の
集積が多いことから多段積層が検Ｐ：’ｃ？ｔａ；ｅ）
半導体装置において集施されてきたが積層に際して接着
端子部の目合せずれ、端子部り、半田接着の際の接着不
良等の問題が発生していた。
また端子が二方向のため選択パッドの数と積層数の増加
と共に端子数が増し、大型化し、それにともない組立に
あたり前記問題点はより大きくなるという欠点を有し【
いた。
と共に端子数が増し、大型化し、それにともない組立に
あたり前記問題点はより大きくなるという欠点を有し【
いた。
本発明は以上の問題点に対処してなされたもので、実装
面積が小さく、高密度化され、積層が容易で接着不良、
端子目金せずれ等の起らないチップキャリア半導体装置
およびその組立体を提供するにある。
面積が小さく、高密度化され、積層が容易で接着不良、
端子目金せずれ等の起らないチップキャリア半導体装置
およびその組立体を提供するにある。
すなわち本第１の発明の要旨は、半導体チップのパッド
に接続され、チップキャリアの上面と下面の対称位置に
互いに導通したそれぞれの外部端子を備え、かつチップ
の選択パッドに対してはｌパッドに対し少くとも２個以
上の前記外部端子を有し、前記チップの選択パッドはそ
れぞれ選択パ、ド用の外部端子のうちの選択された１個
の外部端子と接続されていることを特徴とするチップキ
ャリア半導体装置にある。
に接続され、チップキャリアの上面と下面の対称位置に
互いに導通したそれぞれの外部端子を備え、かつチップ
の選択パッドに対してはｌパッドに対し少くとも２個以
上の前記外部端子を有し、前記チップの選択パッドはそ
れぞれ選択パ、ド用の外部端子のうちの選択された１個
の外部端子と接続されていることを特徴とするチップキ
ャリア半導体装置にある。
また、本第２の発明の要旨は、半導体チップのパッドに
接続されチップキャリアの上面と下面の対称位置に互い
に導通した外部端子をそれぞれ備え、かつチップの選択
パッドに対しては１パツドに対し少くとも２個以上の前
記外部端子を有し、前記チップ選択パッドは選択パッド
用の外部端子のうちの選択された１個の外部端子と接続
された複数個のチップキャリア半導体装置が縦方向に対
称位置を合せて積層され、チップキャリアの上下に設け
た外部端子により接続されていることを特徴とするチッ
プキャリア半導体装置の組立体にある。
接続されチップキャリアの上面と下面の対称位置に互い
に導通した外部端子をそれぞれ備え、かつチップの選択
パッドに対しては１パツドに対し少くとも２個以上の前
記外部端子を有し、前記チップ選択パッドは選択パッド
用の外部端子のうちの選択された１個の外部端子と接続
された複数個のチップキャリア半導体装置が縦方向に対
称位置を合せて積層され、チップキャリアの上下に設け
た外部端子により接続されていることを特徴とするチッ
プキャリア半導体装置の組立体にある。
以下図面を参照し本発明の詳細な説明
第１図は本＃ｌｌの発明の一実施例によるチップキャリ
ア半導体装置の断面図、第２図は第１図の一部平面図を
示す。
ア半導体装置の断面図、第２図は第１図の一部平面図を
示す。
図において１はチップキャリア全体を示す。また１はチ
ップキャリアのセラミック基板で中央部にはチップ６を
接続する凹部５を有し該凹部にチップ６が寸つントされ
る。ｌのセラミック基板表面には内部リード２′が形成
されている。チップのボンディングパット８はボンディ
ング線７により内部リード２’に接続される。またセラ
きツク枠部３は内部リードを形成したセラミ，り基板の
上部に位置し内部リード２′はセラミック基板および枠
部の側面を通じ上面および下面にのび、そこに上下対称
の端子２を形成しそいる。また４は封止用金属キャップ
である。
ップキャリアのセラミック基板で中央部にはチップ６を
接続する凹部５を有し該凹部にチップ６が寸つントされ
る。ｌのセラミック基板表面には内部リード２′が形成
されている。チップのボンディングパット８はボンディ
ング線７により内部リード２’に接続される。またセラ
きツク枠部３は内部リードを形成したセラミ，り基板の
上部に位置し内部リード２′はセラミック基板および枠
部の側面を通じ上面および下面にのび、そこに上下対称
の端子２を形成しそいる。また４は封止用金属キャップ
である。
また第２図において１０はチップの選択パッドであり、
１１，１２，１３，１４．１５は選択端子であり、この
図においては選択パッドは選択端子ｌ１とボンディング
線７′により接続されている。
１１，１２，１３，１４．１５は選択端子であり、この
図においては選択パッドは選択端子ｌ１とボンディング
線７′により接続されている。
すなわちチップのパッドに接続された内部リードはチッ
プキャリアの側面を通じ上面．下面に対し対称に端子２
を形成し【いる。また封止用金属キャップはセラミック
枠部に突出しないよう形成されているのでチップキャリ
アは組立に際し容易に正確に重ね合せることが可能であ
り従来の問題点であった接着不良、目合せずれ等をなく
すことができる。また第２図に示したように選択パッド
１０に対して本実施例では６個の選択端子１１。
プキャリアの側面を通じ上面．下面に対し対称に端子２
を形成し【いる。また封止用金属キャップはセラミック
枠部に突出しないよう形成されているのでチップキャリ
アは組立に際し容易に正確に重ね合せることが可能であ
り従来の問題点であった接着不良、目合せずれ等をなく
すことができる。また第２図に示したように選択パッド
１０に対して本実施例では６個の選択端子１１。
１２、１３，１４．１５が前記した他の端子２と同様形
成されており５個のうちの１個とボンディング線で接続
されているこのように１つの選択パッドκ対し５個の選
択端子が準備されているので５個のチップキャリアな別
々の選択端子に接続し積層すれば各段の素子を独立に動
作させることができる。
成されており５個のうちの１個とボンディング線で接続
されているこのように１つの選択パッドκ対し５個の選
択端子が準備されているので５個のチップキャリアな別
々の選択端子に接続し積層すれば各段の素子を独立に動
作させることができる。
またチップキャリア半導体装置はＤＩＰ型のものと異な
り端子はキャリアの四辺に形成できるので設計の自由度
が得られ、例えば第２図の実施例のように選択端子を一
辺に集めることも出来、取扱上からも有利となる。
り端子はキャリアの四辺に形成できるので設計の自由度
が得られ、例えば第２図の実施例のように選択端子を一
辺に集めることも出来、取扱上からも有利となる。
また従来のＤＩＰＭのものに対し小型化できることは言
うまでもないことである。
うまでもないことである。
第３図は本第２の発明の一実施例によるチップキャリア
半導体装置組立体の斜視図であり、また第４図は本第２
の発明のチップキャリア半導体装置の組立体の実験状態
を示す側面図である。
半導体装置組立体の斜視図であり、また第４図は本第２
の発明のチップキャリア半導体装置の組立体の実験状態
を示す側面図である。
第３図において１はチップキャリア半導体装置で２は外
部端子であり、上面と下面に対称に端子が形成されてい
る。端子のうちの複数個は選択端子で各段の選択パッド
はえらばれた違った位置の選択端子にそれぞれ接続され
ている。
部端子であり、上面と下面に対称に端子が形成されてい
る。端子のうちの複数個は選択端子で各段の選択パッド
はえらばれた違った位置の選択端子にそれぞれ接続され
ている。
従りて一般の外部端子の関係位置を合せ、また選択端子
を設計通りの位置になるよ５上下位置を整調し、重ね合
せ対応する端子を半田に【接続すれば本第２の発明によ
る積層したチップキャリア半導体装置の組立体が得られ
る。
を設計通りの位置になるよ５上下位置を整調し、重ね合
せ対応する端子を半田に【接続すれば本第２の発明によ
る積層したチップキャリア半導体装置の組立体が得られ
る。
第４図において１６は半田で個々のチップキャリア半導
体装置１は外部端子の上平面で上に積層したチップキャ
リア半導体装置の端子の下平面とまた外部端子の下平面
で下部に配置されたチップキャリアの上平面と半田で接
続される。しかも接続にあたっては上記したように端子
の関係位置と積層の順序さえ注意すれば端子の変形、位
置ずれ等を考慮することなく容易に正確に積層した組立
体を形成することが出来る。また組立体の実装は第４図
に示したように実装基板１７上の配線上に組立体の最下
層のチップキャリア半導体装置の下面の外部端子な半田
１６で接続ｙることにより容易に行なうことができる。
体装置１は外部端子の上平面で上に積層したチップキャ
リア半導体装置の端子の下平面とまた外部端子の下平面
で下部に配置されたチップキャリアの上平面と半田で接
続される。しかも接続にあたっては上記したように端子
の関係位置と積層の順序さえ注意すれば端子の変形、位
置ずれ等を考慮することなく容易に正確に積層した組立
体を形成することが出来る。また組立体の実装は第４図
に示したように実装基板１７上の配線上に組立体の最下
層のチップキャリア半導体装置の下面の外部端子な半田
１６で接続ｙることにより容易に行なうことができる。
以上のとおり本第２の発明によればＤＩＰ型に対し実装
面積を大幅に減少できると共に、そのチップキャリア半
導体装置を多段積層することにより更に実装密度を向上
させることができる。
面積を大幅に減少できると共に、そのチップキャリア半
導体装置を多段積層することにより更に実装密度を向上
させることができる。
また積層組立体は上面に端子を有するので完成した組立
体の特性チェックも容易に実施することができる。
体の特性チェックも容易に実施することができる。
以上本発明の実施例として、セラミ、クタイプの実施例
を詳細に説明したが、本発明はプラスチック封止型チッ
プキャリアに対しても同様にして積層可能であり、本発
明はセラ弯ツクタイプチップキャリアに止まらずプラス
チック封止型チップキャリアに対しても適用できるもの
である。
を詳細に説明したが、本発明はプラスチック封止型チッ
プキャリアに対しても同様にして積層可能であり、本発
明はセラ弯ツクタイプチップキャリアに止まらずプラス
チック封止型チップキャリアに対しても適用できるもの
である。
以上のとおり本発明によれば、積層にあたり接着端子部
の目金せずれ、端子部り、半田接着の際の接着不良の問
題４Ｉ：発生することのない小型化、高密度化され、生
産性の優れた高信頼性のチップキャリア半導体装置およ
びその組立体を容易に得ることができる。
の目金せずれ、端子部り、半田接着の際の接着不良の問
題４Ｉ：発生することのない小型化、高密度化され、生
産性の優れた高信頼性のチップキャリア半導体装置およ
びその組立体を容易に得ることができる。
第１図は本第１の発明の一実施例によるチップキャリア
半導体装置の断面図、第２図は第１図に示した本第１の
発明の一実施例によるチップキャリア半導体装置の一部
平面図、第３図および第４図は本第２の発明の一実施例
によるチップキャリア半導体装置の組立体の斜視図およ
び側面図を示す・ ！・・・・・・積層されるチップキャリア、１・・・・
・・セラミ、り基板、２・・・・・・外部端子、２′・
・・・・・内部端子、３・・・・・・セラミ、り枠部、
４・・・・・・封止用金属キャップ、５・・・・・・チ
ップマクント凹部、６・・・・・・チップ、７、ｔ′・
・・・・・ボンディング線、８・・・・・・チップパッ
ド、１０・・・・・・選択パッド、１１．１２．１３．
１４．１５・・・・・・選択外部端子、１６・・・・・
・半田、１７・・・・・・実装基板。 第１閉 ＄２閉
半導体装置の断面図、第２図は第１図に示した本第１の
発明の一実施例によるチップキャリア半導体装置の一部
平面図、第３図および第４図は本第２の発明の一実施例
によるチップキャリア半導体装置の組立体の斜視図およ
び側面図を示す・ ！・・・・・・積層されるチップキャリア、１・・・・
・・セラミ、り基板、２・・・・・・外部端子、２′・
・・・・・内部端子、３・・・・・・セラミ、り枠部、
４・・・・・・封止用金属キャップ、５・・・・・・チ
ップマクント凹部、６・・・・・・チップ、７、ｔ′・
・・・・・ボンディング線、８・・・・・・チップパッ
ド、１０・・・・・・選択パッド、１１．１２．１３．
１４．１５・・・・・・選択外部端子、１６・・・・・
・半田、１７・・・・・・実装基板。 第１閉 ＄２閉
Claims (3)
- （１） 半導体チップのパッドに接続されチップキャ
リアの上面と下面の対称位置に互いに導通した外部端子
をそれぞれ備え、かつチップの選択パ、ドに対しては１
バツドに対し少くとも２個以上の前記外部端子を有し、
前記チップの選択パッドは選択パッド用の外部端子のう
ちの選択された１個の外部端子と接続されていることを
特徴とするチップキャリア半導体装置。 - （２） 半導体チップのパッドに接続されチップキャ
リアの上面と下面の対称位置に互いに導通した外部端子
をそれぞれ備え□、かつチップの選択パッドに対しては
１バツドに対し少くとも２個以上の繭記外部端子を有し
、前記チップ選択バ。 ドは選択パッド用の外部端子のうちの選択されたｌ優の
外部端子と接続された豪数個のチップキャリア半導体装
置が縦方向に対称位置を舎せ曵積層され、チップ中ヤリ
アの上下に設けた外部端子により接続されていることを
特徴とするチップキャリア半導体装置の組立体。 - （３） 選択／（、ド用の外部端子の数が積層数と１
チツプの選択パッド数の積板上であることを特徴とする
特許錆求Ｏ範囲嬉（２）項記載のチップキャリア半導体
装置の組立体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048474A JPS58164248A (ja) | 1982-03-25 | 1982-03-25 | チツプキヤリア半導体装置およびその組立体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048474A JPS58164248A (ja) | 1982-03-25 | 1982-03-25 | チツプキヤリア半導体装置およびその組立体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58164248A true JPS58164248A (ja) | 1983-09-29 |
Family
ID=12804375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048474A Pending JPS58164248A (ja) | 1982-03-25 | 1982-03-25 | チツプキヤリア半導体装置およびその組立体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164248A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633153U (ja) * | 1986-06-23 | 1988-01-11 | ||
| US5835988A (en) * | 1996-03-27 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Packed semiconductor device with wrap around external leads |
| JPH11312760A (ja) * | 1998-04-28 | 1999-11-09 | Kyocera Corp | 高周波用配線基板 |
-
1982
- 1982-03-25 JP JP57048474A patent/JPS58164248A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633153U (ja) * | 1986-06-23 | 1988-01-11 | ||
| US5835988A (en) * | 1996-03-27 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Packed semiconductor device with wrap around external leads |
| JPH11312760A (ja) * | 1998-04-28 | 1999-11-09 | Kyocera Corp | 高周波用配線基板 |
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