JPS58162112A - モノリシツク集積回路増幅器 - Google Patents
モノリシツク集積回路増幅器Info
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- JPS58162112A JPS58162112A JP4587782A JP4587782A JPS58162112A JP S58162112 A JPS58162112 A JP S58162112A JP 4587782 A JP4587782 A JP 4587782A JP 4587782 A JP4587782 A JP 4587782A JP S58162112 A JPS58162112 A JP S58162112A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はモノリシック集積回路増幅器に関し。
特にマイクロ波帯におけるモノリシック集積回路増幅器
に関する。
に関する。
従来、マイクロ波帯の集積回路増幅器は、単体の能動素
子とその外部に容量性あるいは誘導性スタブによる整合
回路によって構成されていた。これに対して整合回路に
キャパシタ或いはインダクタ等の集中定数素子を用い、
この整合回路と能動素子とを半導体基板に一体化構成し
、小型・軽量で大量生産可能なモノリシック集積回路増
幅器が検討されてきている。以下、能動素子にガリウム
砒累電界効果トランジスタを用いたＸ帯モノリシック集
積回路増幅器を一例とした場合につ−て説明する。
子とその外部に容量性あるいは誘導性スタブによる整合
回路によって構成されていた。これに対して整合回路に
キャパシタ或いはインダクタ等の集中定数素子を用い、
この整合回路と能動素子とを半導体基板に一体化構成し
、小型・軽量で大量生産可能なモノリシック集積回路増
幅器が検討されてきている。以下、能動素子にガリウム
砒累電界効果トランジスタを用いたＸ帯モノリシック集
積回路増幅器を一例とした場合につ−て説明する。
従来、このモノリシック増幅器の整合回路としては１例
えば第１図に示すように、電界効果トランジスタ（以下
ＦＥＴと記す）１１のゲート入力端１２およびドレイン
出力端１５から直列の集中定数インダクタンス１３，１
６．次に並列に集中定数インダクタンス１４．１７’を
接続した構成で特性インピーダンス５０Ωに整合をとる
回路構成としていた・ 第２図は第１図に示す整合回路の整合径路を示すスミス
チャートである。
えば第１図に示すように、電界効果トランジスタ（以下
ＦＥＴと記す）１１のゲート入力端１２およびドレイン
出力端１５から直列の集中定数インダクタンス１３，１
６．次に並列に集中定数インダクタンス１４．１７’を
接続した構成で特性インピーダンス５０Ωに整合をとる
回路構成としていた・ 第２図は第１図に示す整合回路の整合径路を示すスミス
チャートである。
ＰＥＴの入出力インピーダンスｔｒｉわすＡ点及び０点
より定抵抗円上をＡ−）Ｂ点へ、又、Ｃ−＋Ｄ点へ動き
（直列インダクタンスＩＬ１６Ｌ次に定コンダクタンス
円上ｉＢ→０点へ、又Ｄ→０点へ動いて（並列インダク
タンス１４．１７）特性インピーダンス５０Ωに整合を
とる。尚、第１図の２０．２１は入出カバイアスフイー
ド用キャパシタンスであるヶ このような整合回路構成にしｔモノリシック増幅器の場
合には、実際のマイクロ波回路としては。
より定抵抗円上をＡ−）Ｂ点へ、又、Ｃ−＋Ｄ点へ動き
（直列インダクタンスＩＬ１６Ｌ次に定コンダクタンス
円上ｉＢ→０点へ、又Ｄ→０点へ動いて（並列インダク
タンス１４．１７）特性インピーダンス５０Ωに整合を
とる。尚、第１図の２０．２１は入出カバイアスフイー
ド用キャパシタンスであるヶ このような整合回路構成にしｔモノリシック増幅器の場
合には、実際のマイクロ波回路としては。
入出力（’５０Ω）端と整合回路との間に直流を阻止す
る友めのキャパシタンス１８．Ｉｎ入れる必要がある。
る友めのキャパシタンス１８．Ｉｎ入れる必要がある。
そして、このキャパシタンスの値としては、入出力イン
ピーダンス５０Ωに比べ、充分低いインピーダンス値に
なる事、および電圧定在波比（以下ｖｓｗＲと称す〕が
出来るだけ１に近い事が必要である。より具体的にはｖ
ｓｗＲ＜１．２の場合では、容量性インピーダンスとし
ては９Ω以下である必要があシ、特性インピーダンス５
０Ωに対して充分低くなければならない事から。
ピーダンス５０Ωに比べ、充分低いインピーダンス値に
なる事、および電圧定在波比（以下ｖｓｗＲと称す〕が
出来るだけ１に近い事が必要である。より具体的にはｖ
ｓｗＲ＜１．２の場合では、容量性インピーダンスとし
ては９Ω以下である必要があシ、特性インピーダンス５
０Ωに対して充分低くなければならない事から。
今、５Ωに選ぶ事にする。従って、容量性インピーダン
スＸｃを表わす式Ｘｃ＝１／ωＣより周波数ｆ １２
ＧＨｚにおいてＣの値を求めるとＣ＝２．７ｐＦになる
。そこで、キャパシタとして、厚み６０００Ｘの８ ｆ
ｏ２膜を誘電体とする平行平板型のＭＩＭキャパシタを
用いるものとするならば、その電極寸法は、１９４μｍ
角となる。従って、入出力共に整合回路に続いて１
ｇ ４ ｌｔｍｏ という大面積のキャパシタを必要
とする事になる。この事は、集中定数菓子を用い次モノ
リシック集積回路増幅器の特徴である小さな面積で、大
量生産を可能にするという面で、大きな欠点となる。又
、ここでの−例のような、整合回路構成増幅器の利得対
周波数特性の計算値を第３図に示す。第３図に示すよう
に、利得対周波数特性は単峰形の比較的狭い帯域特性に
なる。
スＸｃを表わす式Ｘｃ＝１／ωＣより周波数ｆ １２
ＧＨｚにおいてＣの値を求めるとＣ＝２．７ｐＦになる
。そこで、キャパシタとして、厚み６０００Ｘの８ ｆ
ｏ２膜を誘電体とする平行平板型のＭＩＭキャパシタを
用いるものとするならば、その電極寸法は、１９４μｍ
角となる。従って、入出力共に整合回路に続いて１
ｇ ４ ｌｔｍｏ という大面積のキャパシタを必要
とする事になる。この事は、集中定数菓子を用い次モノ
リシック集積回路増幅器の特徴である小さな面積で、大
量生産を可能にするという面で、大きな欠点となる。又
、ここでの−例のような、整合回路構成増幅器の利得対
周波数特性の計算値を第３図に示す。第３図に示すよう
に、利得対周波数特性は単峰形の比較的狭い帯域特性に
なる。
第４図は従来の整合回路の他の例の回路図である。
ＦＥＴＩＩの入出力端２２．２５から並列インダクタン
ス２３．２６．次に直列キャパシタンス２４．２７の集
中足数整合累子を接続した構成で。
ス２３．２６．次に直列キャパシタンス２４．２７の集
中足数整合累子を接続した構成で。
特性インピーダンス５０Ωに整合をとる回路構成するＯ
第５図は第４図に示す整合回路の整合径路を示すスミス
チャートである。
チャートである。
ＰＥＴの入出力インピーダンス値賢わすに点およびσ点
より定コンダクタンス円上をに→Ｂ′点へ。
より定コンダクタンス円上をに→Ｂ′点へ。
又 Ｑ／→ｙ点へ動き（並列インダクタンス２３゜２６
）１次に定抵抗円上ｖｉ−８’→α点へ、又、ｆｆ−＋
α点へ動いて（直列キャパシタンス２４．２７）特性イ
ンピーダンス５０Ωに整合會とる。ここで第４図の２８
．２９は入出カバイアスフイード用キャパシタンスであ
る。
）１次に定抵抗円上ｖｉ−８’→α点へ、又、ｆｆ−＋
α点へ動いて（直列キャパシタンス２４．２７）特性イ
ンピーダンス５０Ωに整合會とる。ここで第４図の２８
．２９は入出カバイアスフイード用キャパシタンスであ
る。
＝５−
このような回路構成の場合には直列キャパシタンスは整
合素子と共に直流阻止用としての機能をも有する。実際
にはこのキャパシタンスの値は。
合素子と共に直流阻止用としての機能をも有する。実際
にはこのキャパシタンスの値は。
０．５ ｐｐ、 ０．４ ｐＦ とな＃）ＭＩＭキ
ャパシタンスの寸法とシテは６０００Ａ （ＤＣＶＤ−
８ｉ０２２誘電体とじ友場合にはそれぞれ８５μｍ０．
７６μｍ０りとなり、第１図に示し次側のような大面積
のものを必要とする事もガ〈、増＠器全体の寸法金小型
比できる。しかしながら、このような整合回路構成のモ
ノリシック増幅器の利得対周波数特性（計算値）は第６
図に示すように、単峰形の狭い帯域特性になり、性能の
面での欠点となっていた。
ャパシタンスの寸法とシテは６０００Ａ （ＤＣＶＤ−
８ｉ０２２誘電体とじ友場合にはそれぞれ８５μｍ０．
７６μｍ０りとなり、第１図に示し次側のような大面積
のものを必要とする事もガ〈、増＠器全体の寸法金小型
比できる。しかしながら、このような整合回路構成のモ
ノリシック増幅器の利得対周波数特性（計算値）は第６
図に示すように、単峰形の狭い帯域特性になり、性能の
面での欠点となっていた。
本発明の目的は、上記欠点を除去し、チップ面積を縮小
し、しかも利得対周波数特性が広帯域であるモノリシッ
ク集積回路増幅器を提供することにある。
し、しかも利得対周波数特性が広帯域であるモノリシッ
ク集積回路増幅器を提供することにある。
本発明のモノリシック集積回路増幅器は、能動素子と、
ｉ＊能動素子の入力端子に一端が接続する第１のインダ
クタンスと、一端が前記第１のインダクタンスの他端に
接続し他端が入力端子に接続６− する第１のキャパシタンスと、前記第１のインダクタン
スの他端に接続する第２のインダクタンスと、前記第１
のキャパシタンスの他端に接続する第３のインダクタン
スと、前記能動素子の出力端子に一端が接続する第４の
インダクタンスと、一端が前記第４のインダクタンスの
他端に接続し他端が出力端子に接続する第２のキャパシ
タンスと。
ｉ＊能動素子の入力端子に一端が接続する第１のインダ
クタンスと、一端が前記第１のインダクタンスの他端に
接続し他端が入力端子に接続６− する第１のキャパシタンスと、前記第１のインダクタン
スの他端に接続する第２のインダクタンスと、前記第１
のキャパシタンスの他端に接続する第３のインダクタン
スと、前記能動素子の出力端子に一端が接続する第４の
インダクタンスと、一端が前記第４のインダクタンスの
他端に接続し他端が出力端子に接続する第２のキャパシ
タンスと。
前記第４のインダクタンスの他端に一端が接続する第５
のインダクタンスと、前記第２のキャパシタンスの他端
に一端が接続する第６のインダクタンスとから成る整合
回路とを含んで構成される。
のインダクタンスと、前記第２のキャパシタンスの他端
に一端が接続する第６のインダクタンスとから成る整合
回路とを含んで構成される。
次に本発明の実施例について図面を用いて説明する・
第７図は本発明の一実施例の回路図である。
この実施例は、能動素子３１と、この能動素子３１の入
力端子に一端が接続する第１のインダクタンス３３と、
一端が前記第１のインダクタンスの他端に接続し他端が
入力端子に接続する第１のキャパシタンス３５と、第１
のインダクタンス３５の他端に接続する第２のインダク
タンス３４と、第１のキャパシタンス３５の他端に接続
する第３のインダクタンス３６と、能動素子３１の出力
端子に一端が接続する第４のインダクタンス３８と、一
端が第４のインダクタンス３８の他端に接続し他端が出
力端子に接続する第２のキャパシタンス４０と、第４の
インダクタンス３８の他端に一端が接続する第５のイン
ダクタンス３９と、第２のキャパシタンス４０の他端に
一端が接続する第６のインダクタンス４１とから成る整
合回路とを含んで構成される。キャパシタンス４２．４
３は入力及び出力のバイアスフィード用である。能動素
子として例えばＧ ａ Ａ ｓ電界効果トランジスタを
用いる。このような整合回路を含むモノリシック集積回
路増幅器を作るとマイクロ波帯の広帯域増幅器が得られ
る。以下マイクロ波帯が１２Ｇｔｌｚ帯として説明する
。
力端子に一端が接続する第１のインダクタンス３３と、
一端が前記第１のインダクタンスの他端に接続し他端が
入力端子に接続する第１のキャパシタンス３５と、第１
のインダクタンス３５の他端に接続する第２のインダク
タンス３４と、第１のキャパシタンス３５の他端に接続
する第３のインダクタンス３６と、能動素子３１の出力
端子に一端が接続する第４のインダクタンス３８と、一
端が第４のインダクタンス３８の他端に接続し他端が出
力端子に接続する第２のキャパシタンス４０と、第４の
インダクタンス３８の他端に一端が接続する第５のイン
ダクタンス３９と、第２のキャパシタンス４０の他端に
一端が接続する第６のインダクタンス４１とから成る整
合回路とを含んで構成される。キャパシタンス４２．４
３は入力及び出力のバイアスフィード用である。能動素
子として例えばＧ ａ Ａ ｓ電界効果トランジスタを
用いる。このような整合回路を含むモノリシック集積回
路増幅器を作るとマイクロ波帯の広帯域増幅器が得られ
る。以下マイクロ波帯が１２Ｇｔｌｚ帯として説明する
。
第８図は第７図に示した一実施例の整合径路を示すスミ
スチャートである・ ＦＥＴ３１のゲート入力端３２（Ａ点〕よシ直列にイン
ダクタンス３３を接続しくＡ−）Ｂ点へ）。
スチャートである・ ＦＥＴ３１のゲート入力端３２（Ａ点〕よシ直列にイン
ダクタンス３３を接続しくＡ−）Ｂ点へ）。
更に並列にインダクタンス３４全接続しくＢ→Ｃ点へ）
、最大に平坦、即ち０点のインピーダンスがｅになるよ
うに選び、次に直列にキ ャパシタンス３５を接続しくＣ−＋Ｄ点へ）、更に並列
にインダクタンス３６を結合した（Ｄ→０点ヘハニ段構
成でＦ’ＥＴの入力インピーダンスを５０Ωに整合をと
る。この時のキャパシタンス３４の大きさは０．４ｐ：
ＦでありＣＶＤ法により被着し７ｔｊ６０００Ａ程度の
５ｉＯｚ膜全層間絶縁膜とするＭＩＭキャパシタの場合
の寸法は７６μｍ０、り′である。同様に出力側もＦＥ
Ｔ３１のドレイン出力端３７（Ｅ点）より直列インダク
タンス３８゜並列インダクタンス３９．直列キャパシタ
ンス４０、並列インダクタンス４１を接続した同一の構
成（Ｅ −） Ｆ −＋ Ｇ −） Ｈ２Ｏ点へ）でＰ
ＥＴの出力インピーダンスを５０Ωに整合をとる。この
時のキャパシタンスの大きさは０．６９Ｆであり、ＭＩ
Ｍキャパシタの寸法は９３μｍ０ である。
、最大に平坦、即ち０点のインピーダンスがｅになるよ
うに選び、次に直列にキ ャパシタンス３５を接続しくＣ−＋Ｄ点へ）、更に並列
にインダクタンス３６を結合した（Ｄ→０点ヘハニ段構
成でＦ’ＥＴの入力インピーダンスを５０Ωに整合をと
る。この時のキャパシタンス３４の大きさは０．４ｐ：
ＦでありＣＶＤ法により被着し７ｔｊ６０００Ａ程度の
５ｉＯｚ膜全層間絶縁膜とするＭＩＭキャパシタの場合
の寸法は７６μｍ０、り′である。同様に出力側もＦＥ
Ｔ３１のドレイン出力端３７（Ｅ点）より直列インダク
タンス３８゜並列インダクタンス３９．直列キャパシタ
ンス４０、並列インダクタンス４１を接続した同一の構
成（Ｅ −） Ｆ −＋ Ｇ −） Ｈ２Ｏ点へ）でＰ
ＥＴの出力インピーダンスを５０Ωに整合をとる。この
時のキャパシタンスの大きさは０．６９Ｆであり、ＭＩ
Ｍキャパシタの寸法は９３μｍ０ である。
第９図は第１図に示す整合回路を配置した半導体チップ
の平面図、第１０図は第７図に示す一実９− 施例を配置した半導体チップの平面図である。
の平面図、第１０図は第７図に示す一実９− 施例を配置した半導体チップの平面図である。
第９図に示した従来品のチップ寸法は１１５０μｍＸ９
００μｍ であるのに対し、第１０図に示した本発明の
実施例のチップ寸法は９５０μｍ×９００μｍであり、
長さ方向の寸法が短縮されている。
００μｍ であるのに対し、第１０図に示した本発明の
実施例のチップ寸法は９５０μｍ×９００μｍであり、
長さ方向の寸法が短縮されている。
第１１図は第７図に示す一実施例の利得対周波数特性（
計算＠）の特性曲線図である。
計算＠）の特性曲線図である。
図に示すように、１１０Ｅ］ｚ〜１３０ｔｌｚまでほぼ
平坦な広い帯域特性が得られている。第７図及び第１０
図に示し友直列キャパシタンス３５．４０は整合素子と
してだけではなく、直流阻止用としても機能する友め、
従来のような大面積のキャパシタンスを必要とはし力い
。
平坦な広い帯域特性が得られている。第７図及び第１０
図に示し友直列キャパシタンス３５．４０は整合素子と
してだけではなく、直流阻止用としても機能する友め、
従来のような大面積のキャパシタンスを必要とはし力い
。
以上述べ几ように、整合回路素子として直列キャパシタ
ンスを設けることによって、直流阻止としても機能する
九めに従来のような大面積のキャパシタンスを必要とせ
ず、従って、全体のチップサイズを縮少でき、モノリシ
ック集積回路の目的である小型比、大量生産を可能にす
るという点で１０− 非常に有効である。
ンスを設けることによって、直流阻止としても機能する
九めに従来のような大面積のキャパシタンスを必要とせ
ず、従って、全体のチップサイズを縮少でき、モノリシ
ック集積回路の目的である小型比、大量生産を可能にす
るという点で１０− 非常に有効である。
又、本発明の整合回路構成により、広い利得対周波数特
性が得られ、性能向上の面でも大きな利点となる。
性が得られ、性能向上の面でも大きな利点となる。
更に、本発明によれば、整合回路素子構成を変えるだけ
であり、基本的には従来と同様の集中定数インダクタ及
びキャパシタを用いるのであＬ従って、マスクの一部を
変更するだけで、製造プロセスに変化を及ばずものでは
なく、極めて容易に実現できる長所をもつ。
であり、基本的には従来と同様の集中定数インダクタ及
びキャパシタを用いるのであＬ従って、マスクの一部を
変更するだけで、製造プロセスに変化を及ばずものでは
なく、極めて容易に実現できる長所をもつ。
尚１本発明の実施例ではＧａＡｓ’ＭＥ８ＦＥＴ ＋！
ｆ−用いた場合について述べたが、ＩｎＰにおいても同
様に適用できることは言うまでもない。
ｆ−用いた場合について述べたが、ＩｎＰにおいても同
様に適用できることは言うまでもない。
第１図は従来の整合回路の一例の回路図、第２図は第１
図に示す整合回路の整合径路？示すスミスチャート、第
３図は第１図に示す整合回路の利得対周波数特性図、第
４図は従来の整合回路の他の例の回路図、第５図は第３
図に示す整合回路の＝１１ − 整合径路を示すスミスチャート、第６図は第４図に示す
整合回路の利得対周波数特性図、第７図は本発明の一実
施例の回路図、第８図は第７図に示す一実施例の整合径
路を示すスミスチャート、第９図は第１図に示す整合回
路を配置した半導体チップの平面図、第１０図は第７図
に示す一実施例を配置した半導体チップの平面図、第１
１図は第７図に示す一実施例の利得対周波数特性図であ
る。 １１・・・・・・ＦＢＴ、１２・・・・・・入力端、１
３．１４・・・・・・インダクタンス、１５・山・・出
力端、１６゜１７・・・・・・インダクタンス、１８，
１９，２０゜２１・・・・・・キャパシタンス、２２・
・・・・・入力端、２３・・・・・・インダクタンス、
２４・・・・・・キャパシタンス。 ２５・・・・・・出力端、２６・・・・・・インダクタ
ンス、２７゜２８．２９・・・・・・キャパシタンス、
３１・・・−Ｆ Ｅ Ｔ 。 ３２・・・・・・入力端、３３．３４・・・・・・イン
ダクタンス。 ３５・・・・・・キャパシタンス、３６・・・・・・イ
ンダクタンス、３７・・・・・・出力端、３８．３９・
・・・・・インダクタンス、４０・・・・・・キャパシ
タンス、４１・・・・・・インダ榮 １ 図 第２図 １１波校（Ｇｓｚ’） ＋＋ 、 １２
＋３［ＨＩｄｔ （ＧＨｚ） 第４図 徘７図 ″ 鴇 ミ
図に示す整合回路の整合径路？示すスミスチャート、第
３図は第１図に示す整合回路の利得対周波数特性図、第
４図は従来の整合回路の他の例の回路図、第５図は第３
図に示す整合回路の＝１１ − 整合径路を示すスミスチャート、第６図は第４図に示す
整合回路の利得対周波数特性図、第７図は本発明の一実
施例の回路図、第８図は第７図に示す一実施例の整合径
路を示すスミスチャート、第９図は第１図に示す整合回
路を配置した半導体チップの平面図、第１０図は第７図
に示す一実施例を配置した半導体チップの平面図、第１
１図は第７図に示す一実施例の利得対周波数特性図であ
る。 １１・・・・・・ＦＢＴ、１２・・・・・・入力端、１
３．１４・・・・・・インダクタンス、１５・山・・出
力端、１６゜１７・・・・・・インダクタンス、１８，
１９，２０゜２１・・・・・・キャパシタンス、２２・
・・・・・入力端、２３・・・・・・インダクタンス、
２４・・・・・・キャパシタンス。 ２５・・・・・・出力端、２６・・・・・・インダクタ
ンス、２７゜２８．２９・・・・・・キャパシタンス、
３１・・・−Ｆ Ｅ Ｔ 。 ３２・・・・・・入力端、３３．３４・・・・・・イン
ダクタンス。 ３５・・・・・・キャパシタンス、３６・・・・・・イ
ンダクタンス、３７・・・・・・出力端、３８．３９・
・・・・・インダクタンス、４０・・・・・・キャパシ
タンス、４１・・・・・・インダ榮 １ 図 第２図 １１波校（Ｇｓｚ’） ＋＋ 、 １２
＋３［ＨＩｄｔ （ＧＨｚ） 第４図 徘７図 ″ 鴇 ミ
Claims (1)
- 能動素子と、該能動素子の入力端子に一端が接続する第
１のインダクタンスと、一端が前記第１のインダクタン
スの他端に接続し他端が入力端子に接続する第１のキャ
パシタンスと、前記第１のインダクタンスの他端に接続
する第２のインダクタンスと、前記第１のキャパシタン
スの他端に接続する第３のインダクタンスと、前記能動
素子の出力端子に一端が接続する第４のインダクタンス
と、一端が前記第４のインダクタンスの他端に接続し他
端が出力端子に接続する第２のキャパシタンスと、前記
第４のインダクタンスの他端に一端が接続する第５のイ
ンダクタンスと、前記第２のキャパシタンスの他端に一
端が接続する第６のインダクタンス゛とから成る整合回
路とを含むことを特徴とするモノリシック集積回路増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4587782A JPS58162112A (ja) | 1982-03-23 | 1982-03-23 | モノリシツク集積回路増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4587782A JPS58162112A (ja) | 1982-03-23 | 1982-03-23 | モノリシツク集積回路増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58162112A true JPS58162112A (ja) | 1983-09-26 |
| JPH0457124B2 JPH0457124B2 (ja) | 1992-09-10 |
Family
ID=12731446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4587782A Granted JPS58162112A (ja) | 1982-03-23 | 1982-03-23 | モノリシツク集積回路増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58162112A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628176B1 (en) | 1999-04-27 | 2003-09-30 | Fujitsu Quantum Devices Limited | High-frequency input impedance matching circuit, high-frequency output impedance matching circuit and semiconductor integrated circuit |
| JP2010199874A (ja) * | 2009-02-24 | 2010-09-09 | Mitsubishi Electric Corp | 高周波増幅器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676614A (en) * | 1979-11-27 | 1981-06-24 | Mitsubishi Electric Corp | High frequency hybrid integrated circuit |
| JPS579108A (en) * | 1980-06-19 | 1982-01-18 | Toshiba Corp | High frequency transistor power amplifier |
-
1982
- 1982-03-23 JP JP4587782A patent/JPS58162112A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676614A (en) * | 1979-11-27 | 1981-06-24 | Mitsubishi Electric Corp | High frequency hybrid integrated circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628176B1 (en) | 1999-04-27 | 2003-09-30 | Fujitsu Quantum Devices Limited | High-frequency input impedance matching circuit, high-frequency output impedance matching circuit and semiconductor integrated circuit |
| JP2010199874A (ja) * | 2009-02-24 | 2010-09-09 | Mitsubishi Electric Corp | 高周波増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457124B2 (ja) | 1992-09-10 |
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