JPS58159359A - 集積回路用チツプケ−ス - Google Patents

集積回路用チツプケ−ス

Info

Publication number
JPS58159359A
JPS58159359A JP4219982A JP4219982A JPS58159359A JP S58159359 A JPS58159359 A JP S58159359A JP 4219982 A JP4219982 A JP 4219982A JP 4219982 A JP4219982 A JP 4219982A JP S58159359 A JPS58159359 A JP S58159359A
Authority
JP
Japan
Prior art keywords
input
substrate
output terminals
integrated circuit
lower surfaces
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4219982A
Other languages
English (en)
Inventor
Yoshiaki Umezawa
梅沢　義明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP4219982A priority Critical patent/JPS58159359A/ja
Publication of JPS58159359A publication Critical patent/JPS58159359A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/225—Correcting or repairing of printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
    • H05K3/308—Adaptations of leads

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路用チップケースに関する。
従来、集積回路の使用上の必要性から、集積回路用チッ
プケースの入出力端子が取付けられている面（下面）と
同じ面あるいは反対側の面（上面）に接続導体を設けた
ものが作られている。
籐１図（ＩＩ）〜（Ｃ）は従来の集積回路用チップケー
スの一例の斜ｉ図及び部分断面図である。
集積回路用チップケースのケース本体となる基板ｌの一
面（下面）Ｋ入出力端子２を立て、同じ面に接続導体３
を設けるか、あるいは反対側の面（上面）に接続導体３
を設けていた。
近年、集積技術の発展に伴′りて益々集積度が上が９人
出力端子数増加の傾向にある。一方プリント配線板上の
部品実装密度も増加の一途をたどってお秒、前記集積回
路を実装した場合プリント配線板のパターンが集中し配
線性の悪化をきたしひいては、引き残る可能性がある。
その配線残υを処理する場合、一般にラッピングあるい
はジャンパー線にて布糾す為率が多くその場合プリント
配線板にラッピングポストかジャンパー線が実装できる
ようにスルーホールを設け、そのスルーホールと未結組
入Ｗ力端子間をパターンにて接続しなければならない。
これらの処理を行なうと上記スルーホール及びノにター
ンが他の信号パターンの妨けとなり、既に接続されてい
るパターンが配線できなくな）、未緒線が増加する場合
がある。又、ラッピングポストあるいはジャンパー＃岬
余分な部品を実装しなければ表らずそのだめの工数が増
加する等の欠点がおった。−入配線数増加をプリント配
線板のパターン密度を増加することにより解消し２よう
とすれば、パターン間隔が狭くなったことによりクロス
トークの増加叫電気的な問題及びハンダブリッジ岬製造
上の問題も発生−ｔＸ、、又、プリント配線板の層数を
増加することによシ解消しようとすればプリント配線板
の価格が上がり、その上プリント配線板に改造を加えよ
うとした場合に内層で配線された信号パターンが切断で
きない等の欠点があった。
本発明の目的は、上記欠点を除去し、入出力端子が増加
してもｖ１ｓ性の悪化及び電気的特性の問題を生じない
集積回路用チップを叢供することにある。
本発明の集積回路用チップケースは、基板の上下面に対
して垂直に貫通し骸基板の上面及び下面に突出る入出力
端子を設けたケース本体を含むことを特徴とする。
本発明の実施例について図面を用いて卜明する。
第２＠（荀〜（Ｃ）は本発明の一実施例の斜視図及び部
基板ｌの上下面に垂直に貫通する孔をあけ、基板１の上
面及び下面から突出る入出力端子４を立てる。そして接
続導体子３と接続する。基板１の下面より下方に突出る
入出力端子４の下部分をプリント配線板に挿入するのに
使用する。
仁のような構造にすると、未結＃あるいは電気的にプリ
ント回路板の配線導体パターンと接続できない場合ない
場合にジャンパー紳等で結線して上紀間組を輩決すゐこ
とができる。
第３図は第２図（１）〜（Ｃ）に示す一実施例の使用方
法の一例を説明するための斜視図である。簡単のため、
図には基板の上面部分のみを示す。
プリント配線板に二つの集積回路が差込まれているもの
とし、プリント配線板の配線パターンのうち、ＩＩ！！
配線とのクロストロークが無視できないため、配線パタ
ーンによる接続ができない場合があるものとする。ζＯ
ような場谷に１第３図に示すように、一方の集積回路の
入出力端子４と他方の入出力端子４′　とを電＠５で接
続する。
上記例社二つの集積回路を接続する例であるが、一つの
集積回路の入出力端子とプリント配線パターンとの接続
に入出力端子４の上部分を利用することもできる。また
、接続は第３図に示すように、ラッピングする方法でも
良いし、半田付けしても良い。
本発明昧以上観明し友ようへ上下２方向に貫通した入出
力端子を立てる仁とによ如、入出力端子増加に伴って影
１１する配線性の悪化及び電気的問題を解決できるとい
う効果かある。
【図面の簡単な説明】
の一実施例のｆＩ＋視図及び部分断面図、第３図社館２
図（荀〜（Ｃ）に示す一実施例の使用方法の一例を説明
する丸めの斜視図である。 １．１’・・・・・・基板、２・・・・・・入出力端子
、３・・・・・・接続導体、４．４’・・・・・・入出
力端子、ｂ・・・・・・電線。 代理人　弁理士　　内　原　　　音 （裏） 榮　１図

Claims (1)

    【特許請求の範囲】
  1. 基板の上下面に対して垂直に貫通し＃基板の上面及び下
    面に突出る入出力端子を設けたケース本体を含むことを
    特徴とする集積回路用チップケース０
JP4219982A 1982-03-17 1982-03-17 集積回路用チツプケ−ス Pending JPS58159359A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4219982A JPS58159359A (ja) 1982-03-17 1982-03-17 集積回路用チツプケ−ス

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4219982A JPS58159359A (ja) 1982-03-17 1982-03-17 集積回路用チツプケ−ス

Publications (1)

Publication Number Publication Date
JPS58159359A true JPS58159359A (ja) 1983-09-21

Family

ID=12629334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4219982A Pending JPS58159359A (ja) 1982-03-17 1982-03-17 集積回路用チツプケ−ス

Country Status (1)

Country Link
JP (1) JPS58159359A (ja)

Similar Documents

Publication Publication Date Title
US4343084A (en) Method for making printed circuit boards with connector terminals
US4868980A (en) Method of designing and manufacturing circuits using universal circuit board
US4791722A (en) Method of designing and manufacturing circuits using universal circuit board
JPH01261849A (ja) 半導体装置の製造方法
JPS58159359A (ja) 集積回路用チツプケ−ス
JPS61171191A (ja) フレキシブルプリント配線ケ−ブル用コネクタ
JPH05102621A (ja) 導電パターン
JPS5980957A (ja) 半導体装置
JPS5933769A (ja) 回路基板間の結線構造
JPS6114790A (ja) Ｐｃ板装置及びその製造方法
JPH0427195Y2 (ja)
JPS60218864A (ja) 電子部品パツケ−ジの実装方法、及び、電子部品パツケ−ジの構造
JPS59163842A (ja) 集積回路ソケツト積重ね実装構造
JPH0117098Y2 (ja)
JPH0745977Y2 (ja) 基板接続構造
JPS62155596A (ja) 電子回路
JPH0548239A (ja) 回路基板の形成方法
JPS62219996A (ja) 電子部品の実装構造
JPH0535582Y2 (ja)
JPS5914394U (ja) 混成集積回路基板
JPH11260959A (ja) 半導体パッケージ
JPS5987892A (ja) 印刷配線板
JPS62208691A (ja) 両面実装型混成集積回路
JPS59193086A (ja) プリント配線板
JPS60154592A (ja) 回路基板