JPS5815495A - パルスモ−タの制御回路 - Google Patents
パルスモ−タの制御回路Info
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- JPS5815495A JPS5815495A JP11164181A JP11164181A JPS5815495A JP S5815495 A JPS5815495 A JP S5815495A JP 11164181 A JP11164181 A JP 11164181A JP 11164181 A JP11164181 A JP 11164181A JP S5815495 A JPS5815495 A JP S5815495A
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- Japan
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- pulse motor
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- staircase
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Links
- 230000005284 excitation Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 7
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 230000004304 visual acuity Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P8/00—Arrangements for controlling dynamo-electric motors rotating step by step
- H02P8/14—Arrangements for controlling speed or speed and torque
- H02P8/18—Shaping of pulses, e.g. to reduce torque ripple
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Stepping Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパルスモータの制御回路、特に高周波数の基準
クロック信号が利用でき、かつパルスモータの微少角動
作制御を可能にしたパルスモータの制御回路に関するも
のである。
クロック信号が利用でき、かつパルスモータの微少角動
作制御を可能にしたパルスモータの制御回路に関するも
のである。
入力信号に応じて可動体を所定の位置に正確に位置ぎめ
する装置、例えばＸ−Ｙステージプロンタあるいはプリ
ンタの駆動部等にはパルスモータが広く用いられている
。このような装置において、分解能（パルスモータに与
えられる入力基準クロック信号の１パルス当りの移動量
）を低下させずに可動体の移動速度を上げるためには、
一般に基準クロック信号の周波数を上げなければならな
い。
する装置、例えばＸ−Ｙステージプロンタあるいはプリ
ンタの駆動部等にはパルスモータが広く用いられている
。このような装置において、分解能（パルスモータに与
えられる入力基準クロック信号の１パルス当りの移動量
）を低下させずに可動体の移動速度を上げるためには、
一般に基準クロック信号の周波数を上げなければならな
い。
しかるに基準クロック信号の周波数を上げるためには、
高速応答性に優れたパルスモータを用いなければならず
、したがってコストアップが犬となってしまう欠点があ
った。またたとえコストアップを許容して応答特性の高
いパルスモータを用いた場合においても、基準クロック
信号の周波数を高くした場合には、起動時に低い周波数
から高い周波数に順次移行させる、いわゆるスローアッ
プ制御が必要とがる。したがって、そのだめの複雑な制
御回路が８袈となり、一層コストアップを招くという事
態を生じていた。
高速応答性に優れたパルスモータを用いなければならず
、したがってコストアップが犬となってしまう欠点があ
った。またたとえコストアップを許容して応答特性の高
いパルスモータを用いた場合においても、基準クロック
信号の周波数を高くした場合には、起動時に低い周波数
から高い周波数に順次移行させる、いわゆるスローアッ
プ制御が必要とがる。したがって、そのだめの複雑な制
御回路が８袈となり、一層コストアップを招くという事
態を生じていた。
捷だ、パルスモータを機械的か観点から見た場合、動作
分解能を上げる方法として高分解能・（ルスモータを用
いるか、あるいは歯車等によるギヤダウン方法があるが
、前者はコストアンプになり、後者の場合にはコストア
ップの他に歯車による／（ツクラッシュ（ガタ）が生じ
、速度が低下するかどの欠点があった。
分解能を上げる方法として高分解能・（ルスモータを用
いるか、あるいは歯車等によるギヤダウン方法があるが
、前者はコストアンプになり、後者の場合にはコストア
ップの他に歯車による／（ツクラッシュ（ガタ）が生じ
、速度が低下するかどの欠点があった。
本発明の目的は、上記した従来技術の欠点を解消しパル
スモータ自体の応答特性および分解能に関係なしに基準
クロック信号の周波数とノくルスモークの機械的分解能
とを向上させ高速、高分解能を可能にしたパルスモータ
の制御回路を提供することにある。
スモータ自体の応答特性および分解能に関係なしに基準
クロック信号の周波数とノくルスモークの機械的分解能
とを向上させ高速、高分解能を可能にしたパルスモータ
の制御回路を提供することにある。
この目的を達成するために、本発明によれば、パルスモ
ータの各相の励磁状態を多数のステップからなる階段波
状（マイクロステップ）に制御すると共にその制御回路
も低価格で実現できることを特徴としている。
ータの各相の励磁状態を多数のステップからなる階段波
状（マイクロステップ）に制御すると共にその制御回路
も低価格で実現できることを特徴としている。
本発明の詳細な説明する前に、従来のパルスモータの制
御方式の問題点を述べる。
御方式の問題点を述べる。
第１図（ａ）（ｂ）は４相パルスモータを２相励磁方式
で作動てせる態様と制御回路とを示す。
で作動てせる態様と制御回路とを示す。
従来の制御方式においては、パルスモータ自体相の巻線
に流れる電流を０″と所定の値との間でスイッチングす
るオンオフ制御となっており、基準クロック信号のパル
ス毎に第１図（ａ）に示すように各相のオンオフ状態が
変り、モータの回転子はオン状態となった相によって吸
引力（または反発力）を受けて所定角度だけステップ回
転し位置ぎめが行なわれる。このだめ基準クロック信号
の周波数が高くなり、そのパルス間隔が狭くガると、回
転子の所定角度毎の回転がパルスに追従できなくなって
しまう。したがって基準クロック信号の周波数を上げて
高速回転を行なうためには、モータ自体の特性を改善し
て入力クロック信号の１パルスに対応して所定角度・回
転する回転時間が小さな優れた高速応答特性を有する・
くルスモータを用いなければならず、したがって前述し
たようにパルスモータもコスト高になってしまう。
に流れる電流を０″と所定の値との間でスイッチングす
るオンオフ制御となっており、基準クロック信号のパル
ス毎に第１図（ａ）に示すように各相のオンオフ状態が
変り、モータの回転子はオン状態となった相によって吸
引力（または反発力）を受けて所定角度だけステップ回
転し位置ぎめが行なわれる。このだめ基準クロック信号
の周波数が高くなり、そのパルス間隔が狭くガると、回
転子の所定角度毎の回転がパルスに追従できなくなって
しまう。したがって基準クロック信号の周波数を上げて
高速回転を行なうためには、モータ自体の特性を改善し
て入力クロック信号の１パルスに対応して所定角度・回
転する回転時間が小さな優れた高速応答特性を有する・
くルスモータを用いなければならず、したがって前述し
たようにパルスモータもコスト高になってしまう。
次に本発明の実施例を添伺図面を参照して説明する。
第２図は本発明による制御回路の一実施例を示し、第３
図は本発明のマイクロステップ制御方式によるパルスモ
ータの制御波形図を示し、第４図は第２図の制御回路の
動作シーケンスを説明する説明図を示し、第５図は第２
図の制御回路の主要部の等価回路を示し、第６図は本発
明の制御回路の別の実施例を示す。
図は本発明のマイクロステップ制御方式によるパルスモ
ータの制御波形図を示し、第４図は第２図の制御回路の
動作シーケンスを説明する説明図を示し、第５図は第２
図の制御回路の主要部の等価回路を示し、第６図は本発
明の制御回路の別の実施例を示す。
まず、第２図において、１は入力Ｄ１、Ｄ２、Ｄ８に３
つの異々る入力波形信号を受けて出力側のＱｌ、Ｑ、
、Ｑ、に所定の２進論理出力゛ｌ ＩＩまたは′０″を
発生するデータラッチ装置、２．３けインパーク、４は
デコーダであって、例えば入力側Ａ、Ｂ、Ｃに入力され
る２進化８進コードを解読してその出力側０〜７にＶ。
つの異々る入力波形信号を受けて出力側のＱｌ、Ｑ、
、Ｑ、に所定の２進論理出力゛ｌ ＩＩまたは′０″を
発生するデータラッチ装置、２．３けインパーク、４は
デコーダであって、例えば入力側Ａ、Ｂ、Ｃに入力され
る２進化８進コードを解読してその出力側０〜７にＶ。
。 電圧を発生する。５〜１０は演算増幅器、８１〜８
４はアナログスイッチ、ｌｌ−１４けトランジスタ、１
５〜１８はツェナーダイオードを示す。デコーダ４の出
力Ｏ〜７には抵抗Ｂ・Ｓ１〜ａＳＳ およびＩ（・ｓ
＋’〜Ｉ（、Ｓｇとが接続されているがＨ・ＳｌとＩ’
ｌ＋ Ｓ１’・Ｒ８２とＲ・８２’・、、 、、 Ｒ・
Ｓ８と１（・Ｓ８’とは同一の抵抗値であって互に逆順
に接続され、それらの抵抗の共通端子Ｐ点とＱ点が演算
増幅器５と６の負極性入力端子に接続されている０この
ように構成された本発明による制御回路の動作を第３図
の波形図および第４図を参照して説明する。
４はアナログスイッチ、ｌｌ−１４けトランジスタ、１
５〜１８はツェナーダイオードを示す。デコーダ４の出
力Ｏ〜７には抵抗Ｂ・Ｓ１〜ａＳＳ およびＩ（・ｓ
＋’〜Ｉ（、Ｓｇとが接続されているがＨ・ＳｌとＩ’
ｌ＋ Ｓ１’・Ｒ８２とＲ・８２’・、、 、、 Ｒ・
Ｓ８と１（・Ｓ８’とは同一の抵抗値であって互に逆順
に接続され、それらの抵抗の共通端子Ｐ点とＱ点が演算
増幅器５と６の負極性入力端子に接続されている０この
ように構成された本発明による制御回路の動作を第３図
の波形図および第４図を参照して説明する。
まず、例えばマイクロコンピュータ等（図示せず）によ
り第３図の（→（ｂ）（Ｃ）のようなステップ信号が発
生゛され、データラッチｌの入力Ｄ１〜Ｔ）、 Ｋ与え
られると共にクロック信号Ｃ１がそのクロック人力ｃｋ
に印加されて一定の同期をとりつつ、その出力端Ｑ＋
、Ｑｔ 、Ｑｓには第４図に示すごとき出力を順次発生
している。一方、インバータ２および３の入力には第３
図の（Ｌ）および（ｋ）で示すような回転方向／相切換
信号が与えられているので前記インバータ２によってア
ナログスイッチＳ１ は反転した切換信号＜ｈ＞が与
えられ、アナログスイッチＳ２は非反転切換信号（Ｌ）
が与えられる。インバータ３に関しても同様に、アナロ
グスイッチＳ３ に対しては反転出力Ｑ）が与えられる
と共にアナログスイッチＳ４ に対しては非反転出力（
ｋ）が与えられることになる。
り第３図の（→（ｂ）（Ｃ）のようなステップ信号が発
生゛され、データラッチｌの入力Ｄ１〜Ｔ）、 Ｋ与え
られると共にクロック信号Ｃ１がそのクロック人力ｃｋ
に印加されて一定の同期をとりつつ、その出力端Ｑ＋
、Ｑｔ 、Ｑｓには第４図に示すごとき出力を順次発生
している。一方、インバータ２および３の入力には第３
図の（Ｌ）および（ｋ）で示すような回転方向／相切換
信号が与えられているので前記インバータ２によってア
ナログスイッチＳ１ は反転した切換信号＜ｈ＞が与
えられ、アナログスイッチＳ２は非反転切換信号（Ｌ）
が与えられる。インバータ３に関しても同様に、アナロ
グスイッチＳ３ に対しては反転出力Ｑ）が与えられる
と共にアナログスイッチＳ４ に対しては非反転出力（
ｋ）が与えられることになる。
ところでデコーダ４０入力（１４１ＩＡ１ＢＸＣには第
４図に示す如きデータラッチｌの出力Ｑ、 、 Ｑ２、
Ｑ３ が印加されるので該デコーダ４の出力端子Ｏ〜
７のいずれかから出力されるデコード出力は２組の抵抗
群■（・８１〜Ｉ（・Ｓ８およびＲ，８１’〜Ｉ（ｌＳ
３／の共通接続点ＰおよびＱを介して演算増幅器５およ
び６の反転入力へ与えられる。したがって、演算増幅器
５と６とけ、Ｒ８ｊ 〜ｆ’ｓ８およびＪ（，８４／
−Ｒ＋ＳＢ’に対する帰還抵抗Ｒ・ｆ、およびＲｆ、の
比で定まるレベルの加算出力をその出力に発生する。
４図に示す如きデータラッチｌの出力Ｑ、 、 Ｑ２、
Ｑ３ が印加されるので該デコーダ４の出力端子Ｏ〜
７のいずれかから出力されるデコード出力は２組の抵抗
群■（・８１〜Ｉ（・Ｓ８およびＲ，８１’〜Ｉ（ｌＳ
３／の共通接続点ＰおよびＱを介して演算増幅器５およ
び６の反転入力へ与えられる。したがって、演算増幅器
５と６とけ、Ｒ８ｊ 〜ｆ’ｓ８およびＪ（，８４／
−Ｒ＋ＳＢ’に対する帰還抵抗Ｒ・ｆ、およびＲｆ、の
比で定まるレベルの加算出力をその出力に発生する。
その詳細を第５図の等価回路で説明する。ｍ５図におい
て上記抵抗”ｓ１〜”Ｅ！８を几ＳｒＬと置き、Ｒ８ｉ
’ −Ｒ，ｓ３ ’を几ｓｎ’ トおけば（Ｒ８Ｂ
−Ｒ＋６．’ ）、帰還抵抗Ｒ・ｆ、 ＝＝ Ｒ・ｆ
、ｆ（・ｆ２ ＝ Ｒｆ’ （几ｆ−１（・ｆ’ ）と
して、演算増幅器５と６との出力電圧ｖｏ、１．ｔ は
、周知の回路計算より（入力電圧Ｖ、、Ｌとして）、と
なる。この場合に入力電圧Ｖｈはデコーダ４の電源電圧
Ｖｃｃからデコーダ内部のトランジスタの電圧降下Ｖｐ
を減じた値となる。すなわちＶ雄−Ｖｃｃ−Ｖｐとなり
、この電圧降下Ｖｐは普通０．５Ｖ以下であるからＶ。
て上記抵抗”ｓ１〜”Ｅ！８を几ＳｒＬと置き、Ｒ８ｉ
’ −Ｒ，ｓ３ ’を几ｓｎ’ トおけば（Ｒ８Ｂ
−Ｒ＋６．’ ）、帰還抵抗Ｒ・ｆ、 ＝＝ Ｒ・ｆ
、ｆ（・ｆ２ ＝ Ｒｆ’ （几ｆ−１（・ｆ’ ）と
して、演算増幅器５と６との出力電圧ｖｏ、１．ｔ は
、周知の回路計算より（入力電圧Ｖ、、Ｌとして）、と
なる。この場合に入力電圧Ｖｈはデコーダ４の電源電圧
Ｖｃｃからデコーダ内部のトランジスタの電圧降下Ｖｐ
を減じた値となる。すなわちＶ雄−Ｖｃｃ−Ｖｐとなり
、この電圧降下Ｖｐは普通０．５Ｖ以下であるからＶ。
ｃ−Ｖｐ は、はぼ一定となり演算増幅器５の出力電圧
Ｖｏ、ＬｔＡＢ、すなわちＡ、Ｂ相の出力電圧は また演算増幅器６の出力電圧は となり、デコーダ４の出力側の端子に接続された抵抗几
Ｅ３ｎ またはＲ８，Ｌ’および帰還抵抗几ｆまたは
Ｒ４／によってそのレベルが決定されると共に第３図（
α）と同期した階段波形出力が演算増幅器５．６の出力
側に発生される。これらの演算増幅器５．６からの出力
は第２図に示すよう［２組の１対の演算増幅器７．８お
よび９．１０の負極性入力端子へ与えられそれらの増幅
器からの出力は第４図に示すようなデータラッチｌの出
力Ｑ、 、Ｑ２、Ｑ３にしたがって第３図（ｄ）〜（ｙ
３に示す如き４つの階段状波をその出力に生ずる。した
がって、その４つの出力を、アナログスイッチＳ、 −
Ｓ４ を介して第３図（Ａ）〜（ｋ）に示す如き波形に
よってスイッチングすることによって、最終的に第３図
（勾〜（ｏ）に示す如きステンピンク波形出力が得られ
、それらの出力がパルスモータのＡ相、Ｂ相、Ｃ相、Ｄ
′４＠に与えられる。
Ｖｏ、ＬｔＡＢ、すなわちＡ、Ｂ相の出力電圧は また演算増幅器６の出力電圧は となり、デコーダ４の出力側の端子に接続された抵抗几
Ｅ３ｎ またはＲ８，Ｌ’および帰還抵抗几ｆまたは
Ｒ４／によってそのレベルが決定されると共に第３図（
α）と同期した階段波形出力が演算増幅器５．６の出力
側に発生される。これらの演算増幅器５．６からの出力
は第２図に示すよう［２組の１対の演算増幅器７．８お
よび９．１０の負極性入力端子へ与えられそれらの増幅
器からの出力は第４図に示すようなデータラッチｌの出
力Ｑ、 、Ｑ２、Ｑ３にしたがって第３図（ｄ）〜（ｙ
３に示す如き４つの階段状波をその出力に生ずる。した
がって、その４つの出力を、アナログスイッチＳ、 −
Ｓ４ を介して第３図（Ａ）〜（ｋ）に示す如き波形に
よってスイッチングすることによって、最終的に第３図
（勾〜（ｏ）に示す如きステンピンク波形出力が得られ
、それらの出力がパルスモータのＡ相、Ｂ相、Ｃ相、Ｄ
′４＠に与えられる。
したがって本発明の制御方式によるパルスモータはデー
タラッチｌの入力の波形と共に階段状に変化する駆動信
号によってそのロータが小刻みに回転するので、起動が
速やかでかつクロック信号の周波数によく追従すること
ができる。
タラッチｌの入力の波形と共に階段状に変化する駆動信
号によってそのロータが小刻みに回転するので、起動が
速やかでかつクロック信号の周波数によく追従すること
ができる。
第６図は第２図の制御回路の別の実施例を示す。
第６図において、主要な構成要素に用いられた参照番号
は第２図のものと同じである。第６図の制御回路と第２
図に示す制御回路の相違は、第２図の回路ではトランジ
スタ１１〜１４のコレクタ電源として１０〜２４Ｖの電
源を与えておいて、デコーダ４の出力側の抵抗群Ｒ８ｉ
〜Ｒ−Ｓ ８ とｇ ｓ １／〜Ｒ８８’ とのそ
れぞれの共通接続点ＰおよびＱから演算増幅器５と６の
負極性入力端子に与えているのに対して、第６図の回路
においては、ツェナーダイオード１５〜１８の共通端子
に−（１２〜２４）■を利用している点である。
は第２図のものと同じである。第６図の制御回路と第２
図に示す制御回路の相違は、第２図の回路ではトランジ
スタ１１〜１４のコレクタ電源として１０〜２４Ｖの電
源を与えておいて、デコーダ４の出力側の抵抗群Ｒ８ｉ
〜Ｒ−Ｓ ８ とｇ ｓ １／〜Ｒ８８’ とのそ
れぞれの共通接続点ＰおよびＱから演算増幅器５と６の
負極性入力端子に与えているのに対して、第６図の回路
においては、ツェナーダイオード１５〜１８の共通端子
に−（１２〜２４）■を利用している点である。
したがって、第６図においては抵抗Ｉ’ｔｓ＋〜ＲＳ
８、およびＲ８１’〜Ｒ８８’ の共通接続点Ｐおよび
Ｑはそれぞれ２組の演算増幅器７．８および９．１０に
与えてそれらの出力をアナログスイッチ８１〜Ｓ４でオ
ンオフしているが、その等価回路および動作においては
、第２図の回路と実質的に同じであるので、これ以上の
詳細な説明は省略する。なお、第２図、ｍ６図の回路に
おけるツェナーダイオード１５〜１８の働きは、パルス
モータから発生される逆起電力によって、演算増幅器か
らの出力信号を増幅しているトランジスタ１１〜１４が
破壊されないように、上記逆起電１力を阻止しているも
のである。
８、およびＲ８１’〜Ｒ８８’ の共通接続点Ｐおよび
Ｑはそれぞれ２組の演算増幅器７．８および９．１０に
与えてそれらの出力をアナログスイッチ８１〜Ｓ４でオ
ンオフしているが、その等価回路および動作においては
、第２図の回路と実質的に同じであるので、これ以上の
詳細な説明は省略する。なお、第２図、ｍ６図の回路に
おけるツェナーダイオード１５〜１８の働きは、パルス
モータから発生される逆起電力によって、演算増幅器か
らの出力信号を増幅しているトランジスタ１１〜１４が
破壊されないように、上記逆起電１力を阻止しているも
のである。
以上述べたように、本発明においては、１個のデコーダ
４の出力に２組の抵抗群を接続し、それらからの出力を
演算増幅器へ与えることによって前記した如き効果を奏
すると共に、デコーダ数を削減することができる。壕だ
、デコーダの供給電圧Ｖｃｃが比較的自由に選択できる
のでＭＯ８型集積回路を用いて開成できる。したがって
演算増幅器の入力電圧も比較的自由に選べるので、抵抗
群Ｒｓ＋ −Ｒｓａ 、Ｒｓ＋’ −Ｒｓｓ ’の値も
広い範囲で選択できる。
４の出力に２組の抵抗群を接続し、それらからの出力を
演算増幅器へ与えることによって前記した如き効果を奏
すると共に、デコーダ数を削減することができる。壕だ
、デコーダの供給電圧Ｖｃｃが比較的自由に選択できる
のでＭＯ８型集積回路を用いて開成できる。したがって
演算増幅器の入力電圧も比較的自由に選べるので、抵抗
群Ｒｓ＋ −Ｒｓａ 、Ｒｓ＋’ −Ｒｓｓ ’の値も
広い範囲で選択できる。
また、デコーダの出力のうち、オンしていない出力は接
地Ｉノベルにあるので、通常、入力がＯｖで作動してい
る演算増幅器５．６に対しては、たとえその接地レベル
が抵抗群・Ｒ８４〜Ｒ６３，１（・ｓ＋’〜Ｒ・Ｅ１８
’ を介して前記演算増幅器へ与えられたとしても、
その影響は殆んどない。
地Ｉノベルにあるので、通常、入力がＯｖで作動してい
る演算増幅器５．６に対しては、たとえその接地レベル
が抵抗群・Ｒ８４〜Ｒ６３，１（・ｓ＋’〜Ｒ・Ｅ１８
’ を介して前記演算増幅器へ与えられたとしても、
その影響は殆んどない。
第１図（α）（ｂ）は従来方式による２相励磁パルスモ
ータの励磁シーケンスと駆動回路、第２図は本発明によ
る制御回路の一実施例、第３図は本発明のマイクロステ
ップ制御方式による第２図の制御波形図、第４図は第２
図の制御回路の動作を説明する説明図、第５図は第２図
の回路の主要部の等価回路、第６図は本発明によるＩ制
御回路の別の実施例、をそれぞれ示す。 図中、ｌはデータランチ、２ｒＩ′ｉインバータ、４は
デコーダ、５〜８は演算増幅器、５ｌ−８４はアナログ
スイッチ、１１〜１４はトランジスタ、１５〜１８はツ
ェナーダイオード、を夫々示す。 特許出願人 アルプス電気株式会社 代理人弁理士 森 １） 寛
ータの励磁シーケンスと駆動回路、第２図は本発明によ
る制御回路の一実施例、第３図は本発明のマイクロステ
ップ制御方式による第２図の制御波形図、第４図は第２
図の制御回路の動作を説明する説明図、第５図は第２図
の回路の主要部の等価回路、第６図は本発明によるＩ制
御回路の別の実施例、をそれぞれ示す。 図中、ｌはデータランチ、２ｒＩ′ｉインバータ、４は
デコーダ、５〜８は演算増幅器、５ｌ−８４はアナログ
スイッチ、１１〜１４はトランジスタ、１５〜１８はツ
ェナーダイオード、を夫々示す。 特許出願人 アルプス電気株式会社 代理人弁理士 森 １） 寛
Claims (1)
- 回転方向／相切換信号が入力されパルスモータの各相に
対する励＠順序が決定されるインバータを備えた相切換
回路と、データ信号が入力され該データ信号をラッチす
るデータラッチと、該データラッチの出力側に接続され
て複数の抵抗を出力側に有するデコーダと、帰還抵抗を
有する演算増幅器とを具備し、前記デコーダの出力側に
接続された前記抵抗と前記帰還抵抗の値の比によって前
記パルスモータへの励磁信号の階段波のレベルが決定さ
れると共に、前記パルスモータの各相に対する励磁状態
が階段波状に制御されることを特徴トスるパルスモータ
の制御ｌＩｌ］＠路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11164181A JPS5815495A (ja) | 1981-07-17 | 1981-07-17 | パルスモ−タの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11164181A JPS5815495A (ja) | 1981-07-17 | 1981-07-17 | パルスモ−タの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5815495A true JPS5815495A (ja) | 1983-01-28 |
Family
ID=14566457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11164181A Pending JPS5815495A (ja) | 1981-07-17 | 1981-07-17 | パルスモ−タの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815495A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180199U (ja) * | 1988-06-08 | 1989-12-25 |
-
1981
- 1981-07-17 JP JP11164181A patent/JPS5815495A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180199U (ja) * | 1988-06-08 | 1989-12-25 |
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