JPS5815331A - 多数決回路 - Google Patents
多数決回路Info
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- JPS5815331A JPS5815331A JP11393381A JP11393381A JPS5815331A JP S5815331 A JPS5815331 A JP S5815331A JP 11393381 A JP11393381 A JP 11393381A JP 11393381 A JP11393381 A JP 11393381A JP S5815331 A JPS5815331 A JP S5815331A
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- JP
- Japan
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- transistor
- input
- line
- resistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数の入力端子のうちの半分以上が入力信号を
検出したときに出力を発生する多数決回路に関し、きわ
めて簡単な構成で検出精度の高い回路を実現するもので
ある。
検出したときに出力を発生する多数決回路に関し、きわ
めて簡単な構成で検出精度の高い回路を実現するもので
ある。
第１１図は従来例における多数決回路の原理図を示した
ものである。同図において、直流電源１の供給電圧は抵
抗２および抵抗３によって分割してコンパレータ４の非
反転入力端子４ａに印加される。一方、前記コンパレー
タ４の反転入力端子４ｂと前記直流電源１のプラス側給
電線路１＆の間には抵抗５が接続され、前記反転入力端
子４ｂと入力端子！、７．Ｚの間には、それぞれダイオ
ード６と抵抗７の直列回路、ダイオード８と抵抗９の直
列回路、ダイオード１ｏと抵抗１１の直列回路が接続さ
れ、前記コンパレータ４の出力端子４Ｃは出力端千人に
接続されている。
ものである。同図において、直流電源１の供給電圧は抵
抗２および抵抗３によって分割してコンパレータ４の非
反転入力端子４ａに印加される。一方、前記コンパレー
タ４の反転入力端子４ｂと前記直流電源１のプラス側給
電線路１＆の間には抵抗５が接続され、前記反転入力端
子４ｂと入力端子！、７．Ｚの間には、それぞれダイオ
ード６と抵抗７の直列回路、ダイオード８と抵抗９の直
列回路、ダイオード１ｏと抵抗１１の直列回路が接続さ
れ、前記コンパレータ４の出力端子４Ｃは出力端千人に
接続されている。
尚、第１図において、抵抗２，３，５，７，９゜１１は
すべて等しい抵抗値Ｒを有している。
すべて等しい抵抗値Ｒを有している。
さて、第１図の回路において、入力端子” ＋ ３’
＋２のうちのひとつだけから電流が流し出されている場
合には、コンパレータ４の反転入力端子４ｂの電位は同
非反転入力端子４１Ｌの電位よりも低下することはない
が、２つの入力端子の電位が同時に零近辺にまで低下す
ると、前記入力端子４ｂの電位が前記入力端子４ａの電
位よりも低下し、出力端千人の電位は上昇する。
＋２のうちのひとつだけから電流が流し出されている場
合には、コンパレータ４の反転入力端子４ｂの電位は同
非反転入力端子４１Ｌの電位よりも低下することはない
が、２つの入力端子の電位が同時に零近辺にまで低下す
ると、前記入力端子４ｂの電位が前記入力端子４ａの電
位よりも低下し、出力端千人の電位は上昇する。
入力端子数がもつと多い場合には、その数に応じて抵抗
６あるいは抵抗２，３の抵抗値を変更すれば、同様にし
て入力端子の半分以上に電流が流れたことを検出して多
数決入力の有無の判定を行なわせることができる。
６あるいは抵抗２，３の抵抗値を変更すれば、同様にし
て入力端子の半分以上に電流が流れたことを検出して多
数決入力の有無の判定を行なわせることができる。
ところで、第１図において、入力端子Ｘ、７゜２に接続
される前段口絡め出力吸込み電流が揃っていなかったり
、個々の吸込電流値が変化したりすると、この回路の動
作はきわめて不安定なものとなりヤしまう。例えば、前
記前段回路の出力インピーダンスが零付近から、抵抗６
、７ 、９．１１の抵抗値程度にまで変化する場合、
少ない吸込電流値でも動作させるために抵抗５の抵抗値
を大きくする必要があるが、前記抵抗６の抵抗値を大き
くすると、今度は前記前段回路の出力インピーダンスが
小さくなったときに、多数入力のみならず少数入力によ
っても出力信号を発生してしまうという不都合が生じる
。
される前段口絡め出力吸込み電流が揃っていなかったり
、個々の吸込電流値が変化したりすると、この回路の動
作はきわめて不安定なものとなりヤしまう。例えば、前
記前段回路の出力インピーダンスが零付近から、抵抗６
、７ 、９．１１の抵抗値程度にまで変化する場合、
少ない吸込電流値でも動作させるために抵抗５の抵抗値
を大きくする必要があるが、前記抵抗６の抵抗値を大き
くすると、今度は前記前段回路の出力インピーダンスが
小さくなったときに、多数入力のみならず少数入力によ
っても出力信号を発生してしまうという不都合が生じる
。
本発明の多数決回路は以上の様な問題を解消するもので
ある。
ある。
第２図は本発明の一実施例における多数決回路の結線図
であり、第１図と同一部分については同一の符号を付し
ている。
であり、第１図と同一部分については同一の符号を付し
ている。
第２図において、プラス側給電線路１ａと共通線路ＣＭ
の間に抵抗１２を介してトランジスタ１３のコレクタ、
エミッタが接続され、前記トランジ−メタ１３０ベース
は入力端子Ｘに接続され、前記入力端子Ｘと前記プラス
側給電線路１！Ｌに抵抗１４が接続されて、単位回路１
ｏＯが構成されている。
の間に抵抗１２を介してトランジスタ１３のコレクタ、
エミッタが接続され、前記トランジ−メタ１３０ベース
は入力端子Ｘに接続され、前記入力端子Ｘと前記プラス
側給電線路１！Ｌに抵抗１４が接続されて、単位回路１
ｏＯが構成されている。
同様に、前記プラス側給電線路１２Ｌと前記共通線路Ｃ
Ｍの間に抵抗１６を介してトランジスタ１６のコレクタ
、エミッタが接続され、前記トランジスタ１６のベース
は入力端子ｙに接続され、前記入力端子ｙと前記プラス
側給電線路１＆に抵抗１７が接続されて、単位回路２０
ｏが構成されている。
Ｍの間に抵抗１６を介してトランジスタ１６のコレクタ
、エミッタが接続され、前記トランジスタ１６のベース
は入力端子ｙに接続され、前記入力端子ｙと前記プラス
側給電線路１＆に抵抗１７が接続されて、単位回路２０
ｏが構成されている。
さらに前記プラス側給電線路１ａと前記共通線路ＣＭの
間に抵抗１８を介してトランジスタ１９のコレクタ、エ
ミッタが接続され、前記トランジスタ１９のベースは入
力端子２に接続され、前記入力端子２と前記プラス側給
電線路１ａに抵抗２゜が接続されて、単位回路３００が
構成されている。
間に抵抗１８を介してトランジスタ１９のコレクタ、エ
ミッタが接続され、前記トランジスタ１９のベースは入
力端子２に接続され、前記入力端子２と前記プラス側給
電線路１ａに抵抗２゜が接続されて、単位回路３００が
構成されている。
ま゛た、前記共通線路ＣＭには第４のトランジスタ２１
のエミッタが接続され、前記トランジスタ２１のベース
と前記プラス側給電線路１ａの間にはダイオード２２．
２３が直列に接続され、前記共通線路ＧＭとマイナス側
給電線路（接地線路）１ｂの間には、抵抗２４．２５と
、トランジスタ２６．２７．２８，２９．３０と、ダイ
オード３１および抵抗３２，３３によりて構成された定
電流６ 、。
のエミッタが接続され、前記トランジスタ２１のベース
と前記プラス側給電線路１ａの間にはダイオード２２．
２３が直列に接続され、前記共通線路ＧＭとマイナス側
給電線路（接地線路）１ｂの間には、抵抗２４．２５と
、トランジスタ２６．２７．２８，２９．３０と、ダイ
オード３１および抵抗３２，３３によりて構成された定
電流６ 、。
源（定電流回路）４００が接続され、前記ダイオード２
２．２３の直列回路のカソード側にも、一定電圧を発生
させるために、前記定電流源４００の別の出力が印加さ
れるようになっている。
２．２３の直列回路のカソード側にも、一定電圧を発生
させるために、前記定電流源４００の別の出力が印加さ
れるようになっている。
一方、前記トランジスタ２１のコレクタはトランジスタ
３４のベースに接続されているとともに抵抗３５を介し
て前記プラス側給電線路１１Ｌに接続され、前記トラン
ジスタ３４のエミッタは前記プラス側給電線路１ａに接
続され、同コレクタは出力端子ムに接続されている。
３４のベースに接続されているとともに抵抗３５を介し
て前記プラス側給電線路１１Ｌに接続され、前記トラン
ジスタ３４のエミッタは前記プラス側給電線路１ａに接
続され、同コレクタは出力端子ムに接続されている。
さて、第２図において、抵抗１２，１５．１８の抵抗値
はすべてＲ１、抵抗１４ 、 ｊ ７ 、２０の抵抗値
はすべてＲ２で、抵抗３２の抵抗値がＲ，ｓ、ダイオ−
）”２２．２３．３ＩＯ順方向Ｅ圧カｖＤｘトランジス
タ１３，１６，１９，２１．２８゜２９．３０のベース
・エミッタ間順方向電圧がすべてｖＢであり、しかもそ
の直流電流増幅率ｈｙｔが十分に太きいものとすると、
共通線路ＣＭから定電流源４００に引き込まれる電流Ｉ
ＣＭは、′ｖＤ ・・・・・・・・・・
・・（、）ＸＣＭ＝、。
はすべてＲ１、抵抗１４ 、 ｊ ７ 、２０の抵抗値
はすべてＲ２で、抵抗３２の抵抗値がＲ，ｓ、ダイオ−
）”２２．２３．３ＩＯ順方向Ｅ圧カｖＤｘトランジス
タ１３，１６，１９，２１．２８゜２９．３０のベース
・エミッタ間順方向電圧がすべてｖＢであり、しかもそ
の直流電流増幅率ｈｙｔが十分に太きいものとすると、
共通線路ＣＭから定電流源４００に引き込まれる電流Ｉ
ＣＭは、′ｖＤ ・・・・・・・・・・
・・（、）ＸＣＭ＝、。
７ 、
となる。い”！ 、Ｒ１＝ ３１３に設定したとすると
、トランジスタ１３，１６．１９のうち、トランジスタ
１３のみが導通しているときには、トランジスタ２１の
エミッタ電流ＩＥ１は次式で与えられる。
、トランジスタ１３，１６．１９のうち、トランジスタ
１３のみが導通しているときには、トランジスタ２１の
エミッタ電流ＩＥ１は次式で与えられる。
１
前記＋１１ 、 ＋２１式より、
ＶＤ
となって、前記トランジスタ２１は導通する。
この状態から入力端子ｙの電位が徐々に上昇しでいった
場合、その電位ｖｚが、 Ｖｙ ＞ ＶＢ −２ＶＤ −川・・・・・
・・・（４）となったとき（ただし、ｖＢは電流電圧）
、トランジスタ１６が導通するが、いま、抵抗１４．１
７゜２０の抵抗値が抵抗１２，１５．１８とほぼ同等で
あるとすると（この場合、トランジスタ１３゜１６．１
９のベース電流の影響を無視することが出来る。）、前
記トランジスタ１６のエミッタ電流ＩＥ６は、 Ｖｙ ＋ ２ ＶＤ −ＶＢ 工Σ６＝ □ ・・・・・・・・・・・・（６）１ このとき、前記トランジスタ２１のエミッタ電流ＩＥ＋
は、 １ 前記トランジスタ２１のエミッタ電流が零になるときの
入力電位ｖｙを求めると、次式となる。
場合、その電位ｖｚが、 Ｖｙ ＞ ＶＢ −２ＶＤ −川・・・・・
・・・（４）となったとき（ただし、ｖＢは電流電圧）
、トランジスタ１６が導通するが、いま、抵抗１４．１
７゜２０の抵抗値が抵抗１２，１５．１８とほぼ同等で
あるとすると（この場合、トランジスタ１３゜１６．１
９のベース電流の影響を無視することが出来る。）、前
記トランジスタ１６のエミッタ電流ＩＥ６は、 Ｖｙ ＋ ２ ＶＤ −ＶＢ 工Σ６＝ □ ・・・・・・・・・・・・（６）１ このとき、前記トランジスタ２１のエミッタ電流ＩＥ＋
は、 １ 前記トランジスタ２１のエミッタ電流が零になるときの
入力電位ｖｙを求めると、次式となる。
Ｖｙ ＝ Ｖｎ −ＶＤ ・・・・・・・
・・・・り）以上の結果から次のことが言える。
・・・・り）以上の結果から次のことが言える。
すなわち、第２図の回路において、トランジスタ２１が
導通状態において、トランジスタ１３゜１６．１９の３
個のトランジスタのうち、導通状態にあるトランジスタ
を遮断状態にせしめるには、当該入力端子の電位を（Ｖ
Ｂ −２ＶＤ）以下にすれば良く、それ以下の値で入力
電位が変化しても前記トランジスタ２１のエミッタ電流
は何ら変化しない。
導通状態において、トランジスタ１３゜１６．１９の３
個のトランジスタのうち、導通状態にあるトランジスタ
を遮断状態にせしめるには、当該入力端子の電位を（Ｖ
Ｂ −２ＶＤ）以下にすれば良く、それ以下の値で入力
電位が変化しても前記トランジスタ２１のエミッタ電流
は何ら変化しない。
９ 。
また、前記３個のトランジスタのうち、遮断状態にある
トランジスタが導通状態に移行する入力電位は（ＶＢ
−２ＶＤ ）であるが、その電位が（ＶＢ−ＶＤ）まで
上昇すると前記トランジスタ２１が遮断状態に移行する
。
トランジスタが導通状態に移行する入力電位は（ＶＢ
−２ＶＤ ）であるが、その電位が（ＶＢ−ＶＤ）まで
上昇すると前記トランジスタ２１が遮断状態に移行する
。
言い換えれば、前記トランジスタ２１のエミッタ電流が
入力電位の微少変化に応じて変化するのは、前記入力電
位力（ＶＢ −２ＶＤ ）カラ（ＶＢ −ＶＤ ）Ω領
域にあるときに限られる。
入力電位の微少変化に応じて変化するのは、前記入力電
位力（ＶＢ −２ＶＤ ）カラ（ＶＢ −ＶＤ ）Ω領
域にあるときに限られる。
したがって、入力端子に接続される前段回路の出力イン
ピーダンスが広い範囲でばらついたり、変化したとして
も、従来回路の様に誤動作したり動作マージンが少なく
なるという問題は解消される。
ピーダンスが広い範囲でばらついたり、変化したとして
も、従来回路の様に誤動作したり動作マージンが少なく
なるという問題は解消される。
第１図のコンパレータ４は５例えばナショナル・セミコ
ンダクター社（米国）のＬＭ３３９に代表される様に、
少なくとも１０個以上′のトランジスタを必要とするの
で、本発明の第２図の回路規模は第１図の回路規模と同
等である。
ンダクター社（米国）のＬＭ３３９に代表される様に、
少なくとも１０個以上′のトランジスタを必要とするの
で、本発明の第２図の回路規模は第１図の回路規模と同
等である。
本発明の最大特徴は、定電流が供給される出力１０
。
。
トランジスタ（トランジスタ２１に相当）と並列に複数
の単位回路を接続して、前記出力トランジスタと前記単
位回路とを差動動作させるとともに、前記単位回路のそ
れぞれにスレシホールドレベル（第２図の例ではＶＢか
ら２ＶＤ低い電位）をもたせだととにある７゜ この特徴を逸失しない範囲において、本発明の種々の展
開が可能であることはいうまでもない。
の単位回路を接続して、前記出力トランジスタと前記単
位回路とを差動動作させるとともに、前記単位回路のそ
れぞれにスレシホールドレベル（第２図の例ではＶＢか
ら２ＶＤ低い電位）をもたせだととにある７゜ この特徴を逸失しない範囲において、本発明の種々の展
開が可能であることはいうまでもない。
例えば、第２図ではバイポーラトランジスタが用いられ
ているが、その代わりにＰチャネルＭＯＳトランジスタ
、ＮチャネルＭＯ８）ランジスタ等のユニポーラトラン
ジスタを用いることが出来、その場合、入力電極として
バイポーラトランジスタのベースの代わりにユニポーラ
トランジスタのゲートを接続し、出力電極としてバイポ
ーラトランジスタのコレクタの代わりにユニポーラトラ
ンジスタのドレインを接続し、共通電極としてバイポー
ラトランジスタのエミッタの代わりにユニポーラトラン
ジスタのソースを接続すればよく、ダイオード２２，２
３、さらには定電流源４００に１１ よって構成された定電圧手段は、給電線路間が定電圧化
されている場合には分圧抵抗（給電線路間に２個の抵抗
を直列に接続し、その中点にトランジスタ２１のベース
を接続すれば良い。）に置き換えることも出来る。また
、抵抗１２，１５．１８の代わりに、トランジスタ１３
、１６ 、１９（７）コレクタ側にそれぞれ定電流源
を接続して電流制限手段を構成しても良いし、抵抗１４
，１７．２０の代わ、シに同じく定電流源等の他の負荷
手段を用いることも出来る。
ているが、その代わりにＰチャネルＭＯＳトランジスタ
、ＮチャネルＭＯ８）ランジスタ等のユニポーラトラン
ジスタを用いることが出来、その場合、入力電極として
バイポーラトランジスタのベースの代わりにユニポーラ
トランジスタのゲートを接続し、出力電極としてバイポ
ーラトランジスタのコレクタの代わりにユニポーラトラ
ンジスタのドレインを接続し、共通電極としてバイポー
ラトランジスタのエミッタの代わりにユニポーラトラン
ジスタのソースを接続すればよく、ダイオード２２，２
３、さらには定電流源４００に１１ よって構成された定電圧手段は、給電線路間が定電圧化
されている場合には分圧抵抗（給電線路間に２個の抵抗
を直列に接続し、その中点にトランジスタ２１のベース
を接続すれば良い。）に置き換えることも出来る。また
、抵抗１２，１５．１８の代わりに、トランジスタ１３
、１６ 、１９（７）コレクタ側にそれぞれ定電流源
を接続して電流制限手段を構成しても良いし、抵抗１４
，１７．２０の代わ、シに同じく定電流源等の他の負荷
手段を用いることも出来る。
さらに、第２図の実施例では、入力端子数が３個で、同
じく３個の単位回路１００ 、２００ 。
じく３個の単位回路１００ 、２００ 。
３００を備えているが、これらは必要に応じて増加させ
ることも可能である。
ることも可能である。
以上の説明から明らかなように、本発明の多数決回路は
、一方の給電線路１ａと共通線路ＣＭの間に電流制限手
段（抵抗１２，１５．１６に相当）を介してトランジス
タ１３，１６．１９の出力電極と共・通電極を接続し、
前記トランジスタの入力電極を入力端子” ｖ ３’
、ｚに接続するとともに、前記入力端子と前記給電線路
の間に負荷手段（抵抗１４ 、１７ 、２０に相当）を
接続した単位回路１００．２００，３００．−・−・−
・・−をＮ組（Ｎは３以上の整数）備え、前記共通線路
にｉ＋１）番目のトランジスタ２１の共通電極を接続し
、該トランジスタの入力電極と前記給電線路の間に定電
圧手段（ダイオード２２．２３に相当）を接続し、前記
共通線路と他方の給電線路１ｂの間に定電流源４００を
接続し、前記（Ｎ−１−１）番目のトランジスタの出力
電極から出力信号を取り出す様に構成しているので、き
わめて簡単な構成で、安定な検出が行なえる、つまり検
出精度の高い回路を実現することが出来るものである。
、一方の給電線路１ａと共通線路ＣＭの間に電流制限手
段（抵抗１２，１５．１６に相当）を介してトランジス
タ１３，１６．１９の出力電極と共・通電極を接続し、
前記トランジスタの入力電極を入力端子” ｖ ３’
、ｚに接続するとともに、前記入力端子と前記給電線路
の間に負荷手段（抵抗１４ 、１７ 、２０に相当）を
接続した単位回路１００．２００，３００．−・−・−
・・−をＮ組（Ｎは３以上の整数）備え、前記共通線路
にｉ＋１）番目のトランジスタ２１の共通電極を接続し
、該トランジスタの入力電極と前記給電線路の間に定電
圧手段（ダイオード２２．２３に相当）を接続し、前記
共通線路と他方の給電線路１ｂの間に定電流源４００を
接続し、前記（Ｎ−１−１）番目のトランジスタの出力
電極から出力信号を取り出す様に構成しているので、き
わめて簡単な構成で、安定な検出が行なえる、つまり検
出精度の高い回路を実現することが出来るものである。
第１図は、従来例を示す回路結線図、第２図は本発明の
一実施例の回路結線図である。 １３．１６，１９，２１・・・・・・トランジスタ、１
００ 、２９０ 、３００−−・・・・単位回路、４０
０−・・・・・定電流源。
一実施例の回路結線図である。 １３．１６，１９，２１・・・・・・トランジスタ、１
００ 、２９０ 、３００−−・・・・単位回路、４０
０−・・・・・定電流源。
Claims (1)
- （１）一方の給電線路と共通線路の間に電流制限手段を
介してトランジスタの出力電極と共通電極を接続し、前
記トランジスタの入力電極を入力端子に接続するととも
に、前記入力端子と前記給電線路の間に負荷手段を接続
した単位回路をＮ組（Ｎは３以上の整数）備え、前記共
通線路に（Ｎ−１−１）番目のトランジスタの共通電極
を接続し、該トランジスタの入力電極と前記給電線路の
間に定電圧手段を接続し、前記共通線路と他方の給電線
路の間に定電流源を接続し、（Ｎ□ ＋１）番目のト
ランジスタの出力電極から出力信号を取り出すように構
成したことを特徴とす。る多数決回路。 （２、特許請求の範囲第（１）項の記載において、前記
単位回路を構成するトランジスタの共通電極と前記共通
線路の間に第１の抵抗を接続し、前記。 トランジスタの入力電極と前記一方の給電線−の間に第
２の抵抗を接続し、前記第１および第２の抵抗によりて
前記電流制限手段と前記負荷手段を構成したことを特徴
とする多数決回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11393381A JPS5815331A (ja) | 1981-07-20 | 1981-07-20 | 多数決回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11393381A JPS5815331A (ja) | 1981-07-20 | 1981-07-20 | 多数決回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5815331A true JPS5815331A (ja) | 1983-01-28 |
| JPS6223925B2 JPS6223925B2 (ja) | 1987-05-26 |
Family
ID=14624825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11393381A Granted JPS5815331A (ja) | 1981-07-20 | 1981-07-20 | 多数決回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2619972A1 (fr) * | 1987-08-31 | 1989-03-03 | Boudionny Anatoli | Etage amplificateur differentiel et configurations de circuits utilisant un tel etage |
-
1981
- 1981-07-20 JP JP11393381A patent/JPS5815331A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2619972A1 (fr) * | 1987-08-31 | 1989-03-03 | Boudionny Anatoli | Etage amplificateur differentiel et configurations de circuits utilisant un tel etage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223925B2 (ja) | 1987-05-26 |
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