JPS58151581A - 時刻符号発生器 - Google Patents
時刻符号発生器Info
- Publication number
- JPS58151581A JPS58151581A JP57034971A JP3497182A JPS58151581A JP S58151581 A JPS58151581 A JP S58151581A JP 57034971 A JP57034971 A JP 57034971A JP 3497182 A JP3497182 A JP 3497182A JP S58151581 A JPS58151581 A JP S58151581A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- addition
- time
- subtraction
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04R—RADIO-CONTROLLED TIME-PIECES
- G04R20/00—Setting the time according to the time information carried or implied by the radio signal
- G04R20/02—Setting the time according to the time information carried or implied by the radio signal the radio signal being sent by a satellite, e.g. GPS
- G04R20/06—Decoding time data; Circuits therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は９時刻符号補正機能を備え９人工衛星への搭
載に適した時刻符号発生器に関するものである。
載に適した時刻符号発生器に関するものである。
第１図は人工衛星に搭載した従来の時刻符号発生器の一
例を示すブロック結線図で９図において（１１はクロッ
クパルスを発生する発振回路。
例を示すブロック結線図で９図において（１１はクロッ
クパルスを発生する発振回路。
（２）は時刻分解能を決定する分周回路、（３）は所定
の時刻符号を発生する加減算カウンタ、（４）は加減算
カウンタのプリセット内容を記憶するラッチ回路、（５
）は無線口ｉｆを介して地上局と結合するコマンド受信
回路、Ｕは分周回路（１１により分周されたクロック、
α′ＩＪは時刻符号出力、 （１１は加減算カウンタ（
３）のプリセットデータ、１１４に加減算カウンタ（３
１Ｖｃ対するプリセットパルス、鱈はラッチ回路（４）
に対する記憶データである。
の時刻符号を発生する加減算カウンタ、（４）は加減算
カウンタのプリセット内容を記憶するラッチ回路、（５
）は無線口ｉｆを介して地上局と結合するコマンド受信
回路、Ｕは分周回路（１１により分周されたクロック、
α′ＩＪは時刻符号出力、 （１１は加減算カウンタ（
３）のプリセットデータ、１１４に加減算カウンタ（３
１Ｖｃ対するプリセットパルス、鱈はラッチ回路（４）
に対する記憶データである。
第１図において発振回路（１）の周波ａ誤差及び周波数
変動に起因する時刻符号誤差の補正は。
変動に起因する時刻符号誤差の補正は。
地上からのコマンド信号によりラッチ回路（４）の内容
、つまり信号−の内容を更新し、信号ｆ１４により加減
算カウンタ（３） を瞬時プリセットし直しており９人
工衛星と地上局間の電波伝播時間。
、つまり信号−の内容を更新し、信号ｆ１４により加減
算カウンタ（３） を瞬時プリセットし直しており９人
工衛星と地上局間の電波伝播時間。
地上局におけるプリセット信号（Ｉ４のコマンド送信タ
イミング誤差の影響により、信号０の内容を加減算カウ
ンタ（３）にプリセットする際にタイミング誤差が発生
する欠点があった。
イミング誤差の影響により、信号０の内容を加減算カウ
ンタ（３）にプリセットする際にタイミング誤差が発生
する欠点があった。
この発明は従来の符号発生器における上述の欠点を改善
することを目的とし、この目的のため従来の時刻発生器
に時刻微調整用回路を備え。
することを目的とし、この目的のため従来の時刻発生器
に時刻微調整用回路を備え。
任意の時刻に所定の時刻補正を予め与えられた精度のも
とに実行できるようにしたものである。
とに実行できるようにしたものである。
以下この発明の一実施例について説明する。
第２図はこの発明の一実施例を示すブロック結線図で９
図において第１図と同一符号は同−又は相当部分全示し
、その動作も同一であるので重複した説明は省略する。
図において第１図と同一符号は同−又は相当部分全示し
、その動作も同一であるので重複した説明は省略する。
第２図において（２ａ）は第１の分局回路＊ （２ｂ）
は第２の分周回路、 （３ａ）は第１の加減算カウンタ
、 （３ｂ）は第２の加減算カウンタ、（６）はクロッ
ク切換回路、（７）は加算／減算モード切換回路である
〇 第２図における第１の分周回路（２ａ）及び第１の加減
算カウンタ（６ａ）はそれぞれ第１図における分周回路
ｊ２）及び加減算カウンタ（３）Ｋ相当する。
は第２の分周回路、 （３ａ）は第１の加減算カウンタ
、 （３ｂ）は第２の加減算カウンタ、（６）はクロッ
ク切換回路、（７）は加算／減算モード切換回路である
〇 第２図における第１の分周回路（２ａ）及び第１の加減
算カウンタ（６ａ）はそれぞれ第１図における分周回路
ｊ２）及び加減算カウンタ（３）Ｋ相当する。
第２の分局回路（２ｂ）は時刻補正モード時における第
１の加減算カウンタ（３ａ）及び第２の加減算カウンタ
（３ｂ） Ｋ対するクロックを発生する分局回路で、そ
の分周比は第１の分周回路（２ａ）のそれに比べて小さ
い値を選択する。第３図は第２図のブロック結線図の各
部の動作を示す動作タイムチャートであって、第３図を
参照しながら第２図の動作を説明する。
１の加減算カウンタ（３ａ）及び第２の加減算カウンタ
（３ｂ） Ｋ対するクロックを発生する分局回路で、そ
の分周比は第１の分周回路（２ａ）のそれに比べて小さ
い値を選択する。第３図は第２図のブロック結線図の各
部の動作を示す動作タイムチャートであって、第３図を
参照しながら第２図の動作を説明する。
第２図において、補正されるべき時刻内容は信号αｅに
より、加算補正もしくは減算補正の識別は信号ａηによ
り地上局からのコマンド信号によりラッチ回路（４）を
介して与えられ、信号ａｉｌＫよりそれぞれ第２の加減
算カウンタ（３ｂ）及び加算／減算モード切換回路（７
）にプリセットされる。
より、加算補正もしくは減算補正の識別は信号ａηによ
り地上局からのコマンド信号によりラッチ回路（４）を
介して与えられ、信号ａｉｌＫよりそれぞれ第２の加減
算カウンタ（３ｂ）及び加算／減算モード切換回路（７
）にプリセットされる。
時刻符号の補正は時刻補正開始コマンド信号Ｈにより開
始される０信号ａＣｔ与えた後の最初の信号ａｌｌ’ｉ
検出したのち、クロック切換回路（６）は時刻補正モー
ドに切換わり、信号（至）は定常モードから補正モード
となり、信号Ｑυは第３図に示すとおり第２の分周回路
（２ｂ）より出力されるクロック信号（２）系統に切換
わる。同時に第２の加減算カウンタ（３ｂ）に対するク
ロックとして信号（至）が出力開始となり、更に第１の
加減算カウンタ（３ａ）に対する加算／減算モード制御
信号（財）は上記信号（１７１により与えられていた加
算補正もしくは減算補正モードに切換わる。第２の加減
算カウンタ（５ｂ）は予め信号αｅにより与えられた補
正時刻数の計数完了後、補正終了を示す信号（ハ）を発
生する。信号（ハ）によりクロック切換回路（６）は第
１の加減算カウンタ（３ａ）に対するクロックを信号α
Ｄ糸系統切換えると同時に加算／減算モード切換回路（
７）より出力される加算／減算モード制御信号＠を定常
モードに切換え、定常の時刻符号計数モードへ移行させ
る。
始される０信号ａＣｔ与えた後の最初の信号ａｌｌ’ｉ
検出したのち、クロック切換回路（６）は時刻補正モー
ドに切換わり、信号（至）は定常モードから補正モード
となり、信号Ｑυは第３図に示すとおり第２の分周回路
（２ｂ）より出力されるクロック信号（２）系統に切換
わる。同時に第２の加減算カウンタ（３ｂ）に対するク
ロックとして信号（至）が出力開始となり、更に第１の
加減算カウンタ（３ａ）に対する加算／減算モード制御
信号（財）は上記信号（１７１により与えられていた加
算補正もしくは減算補正モードに切換わる。第２の加減
算カウンタ（５ｂ）は予め信号αｅにより与えられた補
正時刻数の計数完了後、補正終了を示す信号（ハ）を発
生する。信号（ハ）によりクロック切換回路（６）は第
１の加減算カウンタ（３ａ）に対するクロックを信号α
Ｄ糸系統切換えると同時に加算／減算モード切換回路（
７）より出力される加算／減算モード制御信号＠を定常
モードに切換え、定常の時刻符号計数モードへ移行させ
る。
以上のようにこの発明による時刻符号発生器では、第１
図について説明したプリセット信号０４のタイミング誤
差に起因する時刻符号補正誤差の改善が可能となる。更
に第２図に示した時刻符号発生器においては地上局にお
ける時刻補正コマンドの送信時刻に支配されず相対時刻
管もって９時刻補正が可能となり地上局におけるコマン
ドの運用に柔軟性を与える効果がある０
図について説明したプリセット信号０４のタイミング誤
差に起因する時刻符号補正誤差の改善が可能となる。更
に第２図に示した時刻符号発生器においては地上局にお
ける時刻補正コマンドの送信時刻に支配されず相対時刻
管もって９時刻補正が可能となり地上局におけるコマン
ドの運用に柔軟性を与える効果がある０
第１図は人工衛星に搭載した従来の時刻符号発生器の一
例を示すブロック結線図、第２図はこの発明の一実施例
を示すブロック結線図、第３図は第２図の各部の動作を
示す動作タイムチャートである。 第１図において（１１は発振回路、（２）は分周回路。 （３）は加減算カウンタ、（４）はラッチ回路、（５１
ｈコマンド受信回路である。第２図において、（１）ｆ
１発振回路、 （２ａ）は第１の分周回路１ （２ｂ）
は第２の分１周回路、 （３ａ）は第１の加減算カラン
タ。 （３ｂ）は第２の加減算カウンタ、（４）はラッチ回路
。 （５）はコマンド受信回路、（６）はクロック切換回路
。 （７）は加算／減算モード切換回路である。 なお図中同一あるいは相当部分には同一符号を付して示
しである。 代理人 葛 野 信 − 第３図
例を示すブロック結線図、第２図はこの発明の一実施例
を示すブロック結線図、第３図は第２図の各部の動作を
示す動作タイムチャートである。 第１図において（１１は発振回路、（２）は分周回路。 （３）は加減算カウンタ、（４）はラッチ回路、（５１
ｈコマンド受信回路である。第２図において、（１）ｆ
１発振回路、 （２ａ）は第１の分周回路１ （２ｂ）
は第２の分１周回路、 （３ａ）は第１の加減算カラン
タ。 （３ｂ）は第２の加減算カウンタ、（４）はラッチ回路
。 （５）はコマンド受信回路、（６）はクロック切換回路
。 （７）は加算／減算モード切換回路である。 なお図中同一あるいは相当部分には同一符号を付して示
しである。 代理人 葛 野 信 − 第３図
Claims (1)
- 【特許請求の範囲】 一定周波数のパルスを発生する発振回路と。 このパルスを分周する第１の分周回路と、この分周回路
より出力されるパルスにより駆動され時刻を計数する第
１の加減算カウンタと、上記第１の加減算カウンタの初
期値のプリセット内容を記憶するラッチ回路とを有する
時刻符号発生器において１種々の要因により生ずる時刻
誤差を補正する友め［、補正されるべき時刻を計数する
第２の加減算カウンタと、この第２の加減算カウンタを
駆動すべきパルスを得るために上記発振回路より出力さ
れるパルスを分周する第２の分周回路と、第１の加減算
カウンタの加減算モード全制御する加算／減算モード制
御回路と、第１の加減算カウンタを駆動するクロックを
切換制御するクロック切換回路を備えた事１に４？徴と
する時刻符号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57034971A JPS58151581A (ja) | 1982-03-05 | 1982-03-05 | 時刻符号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57034971A JPS58151581A (ja) | 1982-03-05 | 1982-03-05 | 時刻符号発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58151581A true JPS58151581A (ja) | 1983-09-08 |
Family
ID=12429020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57034971A Pending JPS58151581A (ja) | 1982-03-05 | 1982-03-05 | 時刻符号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5893452A (en) * | 1996-02-15 | 1999-04-13 | L'oreal | Monopiece body for the separate packaging and mixing of at least two products |
-
1982
- 1982-03-05 JP JP57034971A patent/JPS58151581A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5893452A (en) * | 1996-02-15 | 1999-04-13 | L'oreal | Monopiece body for the separate packaging and mixing of at least two products |
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