JPS58147890A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS58147890A JPS58147890A JP57032017A JP3201782A JPS58147890A JP S58147890 A JPS58147890 A JP S58147890A JP 57032017 A JP57032017 A JP 57032017A JP 3201782 A JP3201782 A JP 3201782A JP S58147890 A JPS58147890 A JP S58147890A
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路、特にスタチック型ランダム
アクセスメモリー（以下５−ＲＡΔ重と略する）のメモ
リセル等を構成する、データ保持特性の優れたフリップ
・フロップ回路に関するものである。
アクセスメモリー（以下５−ＲＡΔ重と略する）のメモ
リセル等を構成する、データ保持特性の優れたフリップ
・フロップ回路に関するものである。
従来の５−ＲＡＭのメモ１ルセルとして第１図に示すも
のがあった。図において、（１）はフ１ノツプ・フロッ
プ回路から成るメモリーセル、（２ａ ）（２ｂ ）ｌ
！ポ１ノＳｉ又は電界効果型トランジスタ（以下ＦＥＴ
と略ｆ）から成る負荷抵抗素子（８ａ ）（８ｂ ）（
４ａ ）（４ｂ ）ｉ、ｔエンノ１ンスメント型ＦＥＴ
である。（８ａ）（８ｂ）のドレイン（よ各々相補デー
タＩｊ （Ｂｉｔ）（Ｂｉｔ）ｉｃ接続され、（８ａ）
（８ｂ）のソースは各々（４ａ）（４ｂ）のドレインと
接続され、（４ａ）（４ｂ）のソースは接地電位に接続
され、（８ａ）（８ｂ）のゲートは共通の行選択信号線
（ＷＬ ）ｉこ接続され、（４ａ）（４ｂ）の≠−トは
各々（８ｂ）のソースと（４ｂ′ＫＤドレインの共通節
点（５ｂ）と（８ａ）のソースと（４ａ’）ｆ７）ドレ
インの共通節点（５ａ）に交差接続されている。負荷抵
抗素子（２ａ）（２ｂ）の一端は各々（５ａ）（５ｂ）
の一端は各々（５ａ）（５ｂ））こ接続され、他端Ｃよ
電源電圧に接続されている。一対のデータ線（Ｂｉ ｔ
）（Ｂｉｔ）には複数のメモリーセル（１）力５接続
されており、その一端にＦＥＴ（６ａ ） （６ｂ ）
のソースが接続されれており、（６ａ）（６ｂ）のゲー
トは基準電圧（ＶＲ）ｌこ接続されている。
のがあった。図において、（１）はフ１ノツプ・フロッ
プ回路から成るメモリーセル、（２ａ ）（２ｂ ）ｌ
！ポ１ノＳｉ又は電界効果型トランジスタ（以下ＦＥＴ
と略ｆ）から成る負荷抵抗素子（８ａ ）（８ｂ ）（
４ａ ）（４ｂ ）ｉ、ｔエンノ１ンスメント型ＦＥＴ
である。（８ａ）（８ｂ）のドレイン（よ各々相補デー
タＩｊ （Ｂｉｔ）（Ｂｉｔ）ｉｃ接続され、（８ａ）
（８ｂ）のソースは各々（４ａ）（４ｂ）のドレインと
接続され、（４ａ）（４ｂ）のソースは接地電位に接続
され、（８ａ）（８ｂ）のゲートは共通の行選択信号線
（ＷＬ ）ｉこ接続され、（４ａ）（４ｂ）の≠−トは
各々（８ｂ）のソースと（４ｂ′ＫＤドレインの共通節
点（５ｂ）と（８ａ）のソースと（４ａ’）ｆ７）ドレ
インの共通節点（５ａ）に交差接続されている。負荷抵
抗素子（２ａ）（２ｂ）の一端は各々（５ａ）（５ｂ）
の一端は各々（５ａ）（５ｂ））こ接続され、他端Ｃよ
電源電圧に接続されている。一対のデータ線（Ｂｉ ｔ
）（Ｂｉｔ）には複数のメモリーセル（１）力５接続
されており、その一端にＦＥＴ（６ａ ） （６ｂ ）
のソースが接続されれており、（６ａ）（６ｂ）のゲー
トは基準電圧（ＶＲ）ｌこ接続されている。
次に動作について説明する。メモリーセルの状態として
（Ｉ）ストア、（厘）読み出し、（■）ｔ！き込みの８
つの状態がある。（１）ストア時は、行選択信号線（Ｗ
Ｌ）は“Ｉ、１１レベルでＦＥＴ （８ａ）（８ｂ）は
オフしている。
（Ｉ）ストア、（厘）読み出し、（■）ｔ！き込みの８
つの状態がある。（１）ストア時は、行選択信号線（Ｗ
Ｌ）は“Ｉ、１１レベルでＦＥＴ （８ａ）（８ｂ）は
オフしている。
したがってメモリーセルの動作は（２ａ）を負荷素子、
（４ａ）を駆動素子とするインバータと（２ｂ）を１荷
素子、（４ｂ）を駆動素子とするインノ〈−夕で説明で
きる。第２図に共通接点（５ｂ）を入力とし共通接点（
５ａ）を出力とする前者のインノ（−夕伝達曲線（７ａ
）と（５ａ）を入力としく５ｂ）を出力とする後者のイ
ンノ（−タ伝達曲線（７ｂ）を示す。図で（７ａ）と（
７ｂ）の交点（Ａ）（１−１）が安定点であり、動作点
が（Ａ）にあればデータ“１”ストアに、（Ｂ）にあれ
ばデータ“０”ストアに対応する。
（４ａ）を駆動素子とするインバータと（２ｂ）を１荷
素子、（４ｂ）を駆動素子とするインノ〈−夕で説明で
きる。第２図に共通接点（５ｂ）を入力とし共通接点（
５ａ）を出力とする前者のインノ（−夕伝達曲線（７ａ
）と（５ａ）を入力としく５ｂ）を出力とする後者のイ
ンノ（−タ伝達曲線（７ｂ）を示す。図で（７ａ）と（
７ｂ）の交点（Ａ）（１−１）が安定点であり、動作点
が（Ａ）にあればデータ“１”ストアに、（Ｂ）にあれ
ばデータ“０”ストアに対応する。
（璽）読み出し時には、行選択信号線（ＷＬ）は“Ｈ１
ｌレベルでＦＥＴ （８ａ）（８ｂ）はオンしている。
ｌレベルでＦＥＴ （８ａ）（８ｂ）はオンしている。
（６ａ）（８ａ）（６ｂ）（８ｂ）のオン抵抗値は（２
ａ）（２ｂ）の抵抗値に比べてはるかに小さいため、メ
モリーセルの動作は（６ａ）（８ａ）を負荷索子、（４
ａ）を駆動素子とするインノ＜−タと（６ｂ）（８ｂ）
を負荷装子、（４ｂ）を駆動素子とするインバータで説
明できる。これらインバータの伝達曲線を第２図（８ａ
）（８ｂ）１こ示す。（］）ストアの場合に比べて負荷
素子のインピーダンスが小さなためインピーダンスのゲ
インは小さく 、（８ａ）（８ｂ）の傾きは（７ａ）Ｃ
７ｂ）の傾きより小さくなる。この結卑、読み出し時の
１ｂ作点はデーラダ“１°°の場合囚から（Ｃ）へ、デ
ータ“０′″の場合（Ｂから（Ｄ）へ移動する。
ａ）（２ｂ）の抵抗値に比べてはるかに小さいため、メ
モリーセルの動作は（６ａ）（８ａ）を負荷索子、（４
ａ）を駆動素子とするインノ＜−タと（６ｂ）（８ｂ）
を負荷装子、（４ｂ）を駆動素子とするインバータで説
明できる。これらインバータの伝達曲線を第２図（８ａ
）（８ｂ）１こ示す。（］）ストアの場合に比べて負荷
素子のインピーダンスが小さなためインピーダンスのゲ
インは小さく 、（８ａ）（８ｂ）の傾きは（７ａ）Ｃ
７ｂ）の傾きより小さくなる。この結卑、読み出し時の
１ｂ作点はデーラダ“１°°の場合囚から（Ｃ）へ、デ
ータ“０′″の場合（Ｂから（Ｄ）へ移動する。
（ｉｌｌ）書き込み時は、行選択イご号線（ＷＬ）は“
°ＨパレベルでＦＥＴ （８ａ）（８ｂ）はオンし、（
Ｂｉ ｔ ）（Ｂｉ ｔ ）は書き込みデータ１こ応じ
て皆き込み回路（図示せず）にまり一方が゛Ｈパレベル
他方がＬ“レベルに固定され、（８ａ）（８ｂ）を通じ
てデータか共通節点（５ａ）（５ｂ）に伝達される。
°ＨパレベルでＦＥＴ （８ａ）（８ｂ）はオンし、（
Ｂｉ ｔ ）（Ｂｉ ｔ ）は書き込みデータ１こ応じ
て皆き込み回路（図示せず）にまり一方が゛Ｈパレベル
他方がＬ“レベルに固定され、（８ａ）（８ｂ）を通じ
てデータか共通節点（５ａ）（５ｂ）に伝達される。
従来の５−ＲＡＭのメモリーセルは以りのまう′町こ構
成されていたので、読み出し時にストア時と同じデータ
を保持するためには伝達特性（８ａ）（８ｂ）が双安定
な交点（ＣＨＤを持つことが不可欠で、そのためには読
み出し時のインバータゲインが１以上あることが必要で
あった。また、たとえゲインが１以上でも伝達曲線の間
隔第２図へ会が短いため、ノイズや製造工程でのバラツ
キにまりデータが反転し易ずいという欠点があり、更に
この欠点を除去するにはインバータゲインを増大するた
め、過渡応答速度をぎせいにして（６ａ）（６ｂ）（８
ａ）（８ｂ）のコンダクタンスを低−ドさけなければな
らないという欠点があった。
成されていたので、読み出し時にストア時と同じデータ
を保持するためには伝達特性（８ａ）（８ｂ）が双安定
な交点（ＣＨＤを持つことが不可欠で、そのためには読
み出し時のインバータゲインが１以上あることが必要で
あった。また、たとえゲインが１以上でも伝達曲線の間
隔第２図へ会が短いため、ノイズや製造工程でのバラツ
キにまりデータが反転し易ずいという欠点があり、更に
この欠点を除去するにはインバータゲインを増大するた
め、過渡応答速度をぎせいにして（６ａ）（６ｂ）（８
ａ）（８ｂ）のコンダクタンスを低−ドさけなければな
らないという欠点があった。
この発明は上記のまうな従来のものの欠点を除去するた
めになされたもので、フリップ・フロップ回路の交差接
続されたドレインとゲート間にダイオードを含む２端子
回路を直列に押入することにより、データ保持時性がよ
く、かつ過渡応答の迷い半導体集積回路を提供すること
を目的としている。
めになされたもので、フリップ・フロップ回路の交差接
続されたドレインとゲート間にダイオードを含む２端子
回路を直列に押入することにより、データ保持時性がよ
く、かつ過渡応答の迷い半導体集積回路を提供すること
を目的としている。
以ト、この見開の一実施例を図１こついて説明する。第
８図において、（９）はこの見明の一実施例ｔこよるフ
リップ・フロップ回路から成るメモリーセル、（１０ａ
）（１０ｂ）（１，０ｃ）（１０ｄ）はダイオードであ
る。
８図において、（９）はこの見明の一実施例ｔこよるフ
リップ・フロップ回路から成るメモリーセル、（１０ａ
）（１０ｂ）（１，０ｃ）（１０ｄ）はダイオードであ
る。
（１０ａ ）（１０ｂ ）の逆並列回路はＦｈＴ （４
ａ）のゲートと共通節点（５ｂ）の交差接続間に直列に
挿入され、（ｌｏｃ）（１０ｄ）の逆並列回路はＦＥＴ
（４ｂ）のゲートと共通節点（５ａ）の交差接続間に
直列に挿入されている。
ａ）のゲートと共通節点（５ｂ）の交差接続間に直列に
挿入され、（ｌｏｃ）（１０ｄ）の逆並列回路はＦＥＴ
（４ｂ）のゲートと共通節点（５ａ）の交差接続間に
直列に挿入されている。
これらのダイオードとして、ＧａＡｓ等の化合物半導体
を基板として用いた場合には基板表面に設けられた導電
頭載と金属配線体との接合部に形成される寄生シ、ソト
キーダイオードを用いれば余計な製造工拌を追加するこ
とｒＪシに得ることができ、また、Ｓｉを基板として用
いた相補ＭＯ８（Ｃ→Ｏ８と略す）プロセスの場合には
基板表面又は基板上（こ形成されるポリＳｉ領域に形成
される寄生Ｐｎ接合ダイオードを用いれば余計な製造工
程を追加することなしに得ることができる。
を基板として用いた場合には基板表面に設けられた導電
頭載と金属配線体との接合部に形成される寄生シ、ソト
キーダイオードを用いれば余計な製造工拌を追加するこ
とｒＪシに得ることができ、また、Ｓｉを基板として用
いた相補ＭＯ８（Ｃ→Ｏ８と略す）プロセスの場合には
基板表面又は基板上（こ形成されるポリＳｉ領域に形成
される寄生Ｐｎ接合ダイオードを用いれば余計な製造工
程を追加することなしに得ることができる。
本発明の一実施例の動作を説明する前に、理解を容易に
するため、第６図に示したインバータ（６）と逆並列ダ
イオード（１８１）（１８ｂ）との直列回路の動作を説
明する。
するため、第６図に示したインバータ（６）と逆並列ダ
イオード（１８１）（１８ｂ）との直列回路の動作を説
明する。
入力端子α４に外部から印加する電圧を上昇させた場合
、ダイオード（１８ｂ）は逆方向となり、ダイオード（
１８ａ）はＪＩｌ［方向となるためインバータ入力端子
Ｑ５は（１８ａ）を通して充電され、インバータ入力端
子（ト）の電圧はダイオードの障壁電圧Ｖｄのオフセッ
トだけ低い値で入力端子α◆の電圧に追随する。
、ダイオード（１８ｂ）は逆方向となり、ダイオード（
１８ａ）はＪＩｌ［方向となるためインバータ入力端子
Ｑ５は（１８ａ）を通して充電され、インバータ入力端
子（ト）の電圧はダイオードの障壁電圧Ｖｄのオフセッ
トだけ低い値で入力端子α◆の電圧に追随する。
逆に入力端子α夷に外部から印加する電圧を下降させた
場合、ダ、イオード（１８ａ）は逆方向となりダイオー
ド（１８ｂ）は順方向となるため、端子ａ５は（１８ｂ
）を通して放電し、端子μｓの電圧はＶｄのオフセット
だけ高い値で入力端子Ｑ４１の電圧に追随する。第６図
に第５図で示した回路の入出力伝達特性を示す。
場合、ダ、イオード（１８ａ）は逆方向となりダイオー
ド（１８ｂ）は順方向となるため、端子ａ５は（１８ｂ
）を通して放電し、端子μｓの電圧はＶｄのオフセット
だけ高い値で入力端子Ｑ４１の電圧に追随する。第６図
に第５図で示した回路の入出力伝達特性を示す。
（１７ａ ）は端子０５を入力とした場合の出力端子ｃ
ｍの出力で、インバータ四の伝達曲線である。これに対
し、入力端子０畳を入力とした場合の伝達曲線は入力端
子Ｑ４１の電圧を上昇させろ過程では端子（至）の電圧
がＶｄだけ小さな値で追随するため（１７ａ）をＶｄだ
け高入力電圧側ｌこシフトした（１７ｂ）となり、入力
端子の電圧ａ夷を下降させる過程では端子（ト）の電圧
がＶｄたけ大きな値で追随するため（１７ａ）をＶｄだ
け低入力電圧側にシフトした１７Ｃ）となる。すなわち
、ダイオードによる電圧オフセット効果のため伝達特性
はヒステリシス特性を帯びる。
ｍの出力で、インバータ四の伝達曲線である。これに対
し、入力端子０畳を入力とした場合の伝達曲線は入力端
子Ｑ４１の電圧を上昇させろ過程では端子（至）の電圧
がＶｄだけ小さな値で追随するため（１７ａ）をＶｄだ
け高入力電圧側ｌこシフトした（１７ｂ）となり、入力
端子の電圧ａ夷を下降させる過程では端子（ト）の電圧
がＶｄたけ大きな値で追随するため（１７ａ）をＶｄだ
け低入力電圧側にシフトした１７Ｃ）となる。すなわち
、ダイオードによる電圧オフセット効果のため伝達特性
はヒステリシス特性を帯びる。
次に、錦８図に示した本発明の一実施例の動作を第４図
ｉこ示した伝達特性を用いて説明する。ここで、メモリ
ーセルのデータは“１″と仮定する。
ｉこ示した伝達特性を用いて説明する。ここで、メモリ
ーセルのデータは“１″と仮定する。
ストア時の動作点は従来回路の場合と同様点（３）にあ
る。ストア時から読み出し時に切替ると点因にあった動
作点は点（ｃ）１こ向って移動するが、ダイオード（１
０ａ）（１０ｂ）（］０ｃ）（１０ｄ）にまるオフセッ
ト効果憂こまり、共通節点（５ｂ）を入力としく５ａ）
を出力とする伝達特性は共通節点（５ｂ）の甫圧すなゎ
ち入力電圧が上昇の過程にあるので（８ａ）をＶｄだけ
高電圧側１ｍ シフ ）しり（８ｃ）トナリ、（５ａ）
を入力とＬ （５ｂ）＆出力とする伝達特性は入力電圧
が下降の過程にあるので（８ｂ）をＶｄだけ低電圧側に
シフトした（８ｄ）となる。したがって読み出し時の動
作点は点（Ｃ）Ｊりも因に近い（８ｃ）と（８ｄ）の交
点（Ｅ）となる。点（目は点（Ｃ） Ｊりも（５ａ）の
電圧と（５ｂ）の電圧の差が大きく、しかも伝達特性（
８ｃ）と（８ｄ）の距離（へ）が従来の場合らＩり大き
いため、読み出し時のデータ反転は起りにくい。したが
ってゲインガ小さくても読み出し時のデータ保持特性に
マージンが確保できるので、（６ａ）（６ｂ）（８ａ）
（８ｂ）のコンダクタンスを大きく設計することが可能
で、過葭応答の速いものが得られる。
る。ストア時から読み出し時に切替ると点因にあった動
作点は点（ｃ）１こ向って移動するが、ダイオード（１
０ａ）（１０ｂ）（］０ｃ）（１０ｄ）にまるオフセッ
ト効果憂こまり、共通節点（５ｂ）を入力としく５ａ）
を出力とする伝達特性は共通節点（５ｂ）の甫圧すなゎ
ち入力電圧が上昇の過程にあるので（８ａ）をＶｄだけ
高電圧側１ｍ シフ ）しり（８ｃ）トナリ、（５ａ）
を入力とＬ （５ｂ）＆出力とする伝達特性は入力電圧
が下降の過程にあるので（８ｂ）をＶｄだけ低電圧側に
シフトした（８ｄ）となる。したがって読み出し時の動
作点は点（Ｃ）Ｊりも因に近い（８ｃ）と（８ｄ）の交
点（Ｅ）となる。点（目は点（Ｃ） Ｊりも（５ａ）の
電圧と（５ｂ）の電圧の差が大きく、しかも伝達特性（
８ｃ）と（８ｄ）の距離（へ）が従来の場合らＩり大き
いため、読み出し時のデータ反転は起りにくい。したが
ってゲインガ小さくても読み出し時のデータ保持特性に
マージンが確保できるので、（６ａ）（６ｂ）（８ａ）
（８ｂ）のコンダクタンスを大きく設計することが可能
で、過葭応答の速いものが得られる。
読み出し時からストア時に切替ると点鋤にあった動作点
は点（４）に向って移動する。この場合、ダイオード（
１０ａ）（１０ｂ）（１０ｃ）（１（ｌｄ）によるオフ
セット効果は前述の場合と逆に作用するため共通節点（
５ｂ）を入力としく５ａ）を出力とする伝達特性は（７
ａ）をＶｄだけ低電圧側にシフトした（７ｃ）となり、
共通節点（５ａ）を入力とし、（５ｂ）を出力とする伝
達特性は（７ｂ）をＶｄだけ高電圧側にシフトした（７
ｄ）となる。
は点（４）に向って移動する。この場合、ダイオード（
１０ａ）（１０ｂ）（１０ｃ）（１（ｌｄ）によるオフ
セット効果は前述の場合と逆に作用するため共通節点（
５ｂ）を入力としく５ａ）を出力とする伝達特性は（７
ａ）をＶｄだけ低電圧側にシフトした（７ｃ）となり、
共通節点（５ａ）を入力とし、（５ｂ）を出力とする伝
達特性は（７ｂ）をＶｄだけ高電圧側にシフトした（７
ｄ）となる。
（７ａ）のしきい値電圧は駆動素子であるＦＥＴ（４ａ
）のしきい値電圧ＶＴＨに等しいので（７ｃ）のしきい
値電圧はＶＴＨ−Ｖｄとなる。ストア時の動作点が従来
と同じ点（ＡｌｌこあるためｆこはＶＴＨＶｄ＞０
を満たさねばならず、そうでないとストア時に共通節点
（５ａ）の電圧が著しく低下し、データ保持機能が劣化
する。
）のしきい値電圧ＶＴＨに等しいので（７ｃ）のしきい
値電圧はＶＴＨ−Ｖｄとなる。ストア時の動作点が従来
と同じ点（ＡｌｌこあるためｆこはＶＴＨＶｄ＞０
を満たさねばならず、そうでないとストア時に共通節点
（５ａ）の電圧が著しく低下し、データ保持機能が劣化
する。
上記説明ではメモリーセルのデータを゛ｌ′′ト仮定し
たが、０″と仮定しても同様である。
たが、０″と仮定しても同様である。
なお、土ａピ実に胸では交差接続に直列に挿入する回路
として２個の逆並列接続ダイオードを使用したものを示
したが、１個のダイオード又は８個以上の直並列ダイオ
ードでもよく、また第７図、第８図に示した通り、ダイ
オードに並列に抵抗又はＦＥＴを接続して両＠電圧のオ
フセットを継続的又は断続的に消滅させる放電手段を備
えてもよい。
として２個の逆並列接続ダイオードを使用したものを示
したが、１個のダイオード又は８個以上の直並列ダイオ
ードでもよく、また第７図、第８図に示した通り、ダイ
オードに並列に抵抗又はＦＥＴを接続して両＠電圧のオ
フセットを継続的又は断続的に消滅させる放電手段を備
えてもよい。
また、５−ＲＡｈｉのメモリーセルに適用した場合を示
したか、第８図＋こポした通り、２つのインバータ回路
（２０ａ ）（２０ｂ）の出力が互いｌこ他方の入力に
交差接続された一般のフリップフロップ回路に適用して
もまい。
したか、第８図＋こポした通り、２つのインバータ回路
（２０ａ ）（２０ｂ）の出力が互いｌこ他方の入力に
交差接続された一般のフリップフロップ回路に適用して
もまい。
以上のまうｌζ、この発明ｌζまねば、フリップ・フロ
ップの交差接続ｌこダイオードを含む回路を直列ｌこ挿
入したので、読み出し時のデータ保持特性が優れ、読み
出し特の過渡応答の速い半導体集積回路か得られる効果
がある。
ップの交差接続ｌこダイオードを含む回路を直列ｌこ挿
入したので、読み出し時のデータ保持特性が優れ、読み
出し特の過渡応答の速い半導体集積回路か得られる効果
がある。
第１図は従来のフリップ・フロップ回路を示す回路図、
第２図は従来のフリップ・フロップ回路によるフリップ
フロップ回路を示す回路図、第４図は本発明の一実施例
にぼるフリップフロップ回路の伝達特性を示す図、第５
図、第６図は本発明の一実施例の動作を説明するための
回路図と伝達特性□図、箱７図は本発明に用いるダイオ
ードを含む２端子回路の他の例を示す回路図、第８図は
本発明の他の実施例にはるプリップ回路を示す回路図で
ある。 ｆｉ＋−・・メモリーセル、（２ａ ）（２ｂ ）・・
抵抗、（８ａ）（８ｂ）（４ａ）（４ｂ）−−ＦＥＴ、
（５ａ）（５ｂ）”共通節点、（６ａ）（６ｂ）−
ＦＥ’ｒ、（Ｂｉ ｔ ）（Ｂｉ ｔ ）−データ線、
（ＷＬ）・・・行選択信号線、（ＶＲ）・・・基準電圧
、（９）・・・メモリーセル、（１０ａ）（１０ｂ）（
１０ｃ）（１０ｒｉ）−ダイオード、なお、図中、同一
符号は同一、又は相当部分を示す。 代理人 葛野信− 第１図 第２図 共通１１ｒ、（ｆｂ）の電灰 第３図 第４図 共通Ｊも党（５ｂ〕の電圧 第５図 第６図 人力鳴子（１４）ｙ７＋よ（ｌのの亀灰第７図 第８図 手続補正書（自発） 昭和５ストロ月 １日 １、゛）Ｇ （’ｌ： Ｌ７）表／ｊ、 特願
昭 ５７−００１７号２、発明の名称 半導体集
積回路３、補！■−をする者 特許請求の範囲 （１）電界効果型トランジスタ（以下ＦＥＴと略す）を
主たる構成要素とする第１と第２のインバータ回路と複
数又は単数のダイオードを含む第１と第２の２端子回路
を同一半導体基板上に備え、第１のインバータ回路の出
力端子に第１の２端子回路の一端が接続されて、第２の
インバータ回路の入力端子憂ζ第１の２端子回路の他端
が接続され、第２のインバータ回路の出力端子に第２の
２端子回路の一端が接続され、第１のインバータ回路の
入力端子に第２の２端子回路の他端が接続きれているこ
とを特徴とする半導体集積回路。 （２４該２端子回路の両端に抵抗体又はＦＥＴから成る
定常的又は間欠的放電手段が並列接続されていることを
特徴とする特許請求の範囲第１項の半導体集積回路。 （３）該ＦＥＴのしきい値電圧の方が該ダイオードの障
壁電圧まり大きいことを特徴とする特許請求の範囲第１
項又は第２項の半導体集積回路。 （４）２種類以上の元素を主たる構成元素とする化合物
半導体が該半導体基板であり、該半導体基板表面と該表
面上に付着した金属領域との界面に形成されるショット
キー型ダイオードが該ダイオードであることを特徴とす
る特許請求の範囲第１項ないし第８項のいずれかに記載
の半導体集積回路。 （５）該主たる構成元素がガリウム（Ｇａ）とヒ素（Ａ
ｓ ）であることを特徴とする特許請求の範囲第４項記
載の半導体集積回路。 （６）シリコン（Ｓｉ ）が該半導体基板であり、基板
表面又は基板表面上に絶縁物を介して形成されたポリシ
リコン領域に形成されたＰａ台型ダイオードが該ダイオ
ードであることを特徴とする特許請求の範囲第１項ない
し第８項のいずれかＩこ記載の半導体集積回路。
第２図は従来のフリップ・フロップ回路によるフリップ
フロップ回路を示す回路図、第４図は本発明の一実施例
にぼるフリップフロップ回路の伝達特性を示す図、第５
図、第６図は本発明の一実施例の動作を説明するための
回路図と伝達特性□図、箱７図は本発明に用いるダイオ
ードを含む２端子回路の他の例を示す回路図、第８図は
本発明の他の実施例にはるプリップ回路を示す回路図で
ある。 ｆｉ＋−・・メモリーセル、（２ａ ）（２ｂ ）・・
抵抗、（８ａ）（８ｂ）（４ａ）（４ｂ）−−ＦＥＴ、
（５ａ）（５ｂ）”共通節点、（６ａ）（６ｂ）−
ＦＥ’ｒ、（Ｂｉ ｔ ）（Ｂｉ ｔ ）−データ線、
（ＷＬ）・・・行選択信号線、（ＶＲ）・・・基準電圧
、（９）・・・メモリーセル、（１０ａ）（１０ｂ）（
１０ｃ）（１０ｒｉ）−ダイオード、なお、図中、同一
符号は同一、又は相当部分を示す。 代理人 葛野信− 第１図 第２図 共通１１ｒ、（ｆｂ）の電灰 第３図 第４図 共通Ｊも党（５ｂ〕の電圧 第５図 第６図 人力鳴子（１４）ｙ７＋よ（ｌのの亀灰第７図 第８図 手続補正書（自発） 昭和５ストロ月 １日 １、゛）Ｇ （’ｌ： Ｌ７）表／ｊ、 特願
昭 ５７−００１７号２、発明の名称 半導体集
積回路３、補！■−をする者 特許請求の範囲 （１）電界効果型トランジスタ（以下ＦＥＴと略す）を
主たる構成要素とする第１と第２のインバータ回路と複
数又は単数のダイオードを含む第１と第２の２端子回路
を同一半導体基板上に備え、第１のインバータ回路の出
力端子に第１の２端子回路の一端が接続されて、第２の
インバータ回路の入力端子憂ζ第１の２端子回路の他端
が接続され、第２のインバータ回路の出力端子に第２の
２端子回路の一端が接続され、第１のインバータ回路の
入力端子に第２の２端子回路の他端が接続きれているこ
とを特徴とする半導体集積回路。 （２４該２端子回路の両端に抵抗体又はＦＥＴから成る
定常的又は間欠的放電手段が並列接続されていることを
特徴とする特許請求の範囲第１項の半導体集積回路。 （３）該ＦＥＴのしきい値電圧の方が該ダイオードの障
壁電圧まり大きいことを特徴とする特許請求の範囲第１
項又は第２項の半導体集積回路。 （４）２種類以上の元素を主たる構成元素とする化合物
半導体が該半導体基板であり、該半導体基板表面と該表
面上に付着した金属領域との界面に形成されるショット
キー型ダイオードが該ダイオードであることを特徴とす
る特許請求の範囲第１項ないし第８項のいずれかに記載
の半導体集積回路。 （５）該主たる構成元素がガリウム（Ｇａ）とヒ素（Ａ
ｓ ）であることを特徴とする特許請求の範囲第４項記
載の半導体集積回路。 （６）シリコン（Ｓｉ ）が該半導体基板であり、基板
表面又は基板表面上に絶縁物を介して形成されたポリシ
リコン領域に形成されたＰａ台型ダイオードが該ダイオ
ードであることを特徴とする特許請求の範囲第１項ない
し第８項のいずれかＩこ記載の半導体集積回路。
Claims (1)
- 【特許請求の範囲】 （１）電界効果型トランジスタ（以下ＦＥＴと略す）を
主たる構成要素とする第１と第２のインバータ回路と複
数又は単数のダイオードを含む第１と第２の２端子回路
を備え、第１のインバータ回路の出力端子ｆこ第１の２
端子回路の一端が接続されて、第２のインバータ回路の
入力端子に第１の２端子回路の他端が接続され、第２の
インバータ回路の出力端子に第２の２端子回路の一端が
接続され、第１のインバータ回路の入力端子に第２の２
端子回路の他端が接続されていることを特徴とする半導
体集積回路。 ＋２１該２端子回路の両端に抵抗体又はＦＥＴ 東ら成
る定常的又は間欠的放電手段が並列接続されそいること
を特徴とする特許請求の範囲第１項の半導体ＩＪｋ柚回
路。 （３）該ＦＥＴのしきい値電圧の方が該ダイオードの障
壁電圧より大きいことを特徴とする特許請求の範囲第１
項又は第２ＩＪｔの半導体集積回路。 １４１２ 種類以上の元素を主たる構成元素とする化合
物半導体が該半導体基板であり、該半導体基板表面と該
表面上に付着した金属領域との界面に形成されるシ目ッ
トキー型ダイオードが該夕゛イオードであることを特徴
とする特許請求の範囲第１項ないし第８項のいずれかに
記載の半導体集積回路。 （５）該主たる構成元素がガリウムと（Ｇａ ）とヒ素
（Ａｓ ）であることを特徴とする特許請求Ｑ）範囲第
４項記軟の半導体集積回路。 （６）シリコンが該半導体基板であり、基板表面又は基
板表面上に絶縁物を介して形成されたポＩノシリコン領
域に形成されたＰｎｎ接合型ダイオードカミダイオード
であることを特徴とする特許請求の範囲第１項ないし第
８項のいずれか憂こ記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032017A JPS58147890A (ja) | 1982-02-26 | 1982-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032017A JPS58147890A (ja) | 1982-02-26 | 1982-02-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58147890A true JPS58147890A (ja) | 1983-09-02 |
Family
ID=12347084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032017A Pending JPS58147890A (ja) | 1982-02-26 | 1982-02-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147890A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01315098A (ja) * | 1988-03-18 | 1989-12-20 | Philips Gloeilampenfab:Nv | 記憶素子、桁送りレジスター及びそのような素子を具えた記憶装置 |
| US5504703A (en) * | 1995-02-01 | 1996-04-02 | Loral Federal Systems Company | Single event upset hardened CMOS latch circuit |
| JP2009280067A (ja) * | 2008-05-21 | 2009-12-03 | Kyokuyo Shipyard Co Ltd | 低燃費型輸送船 |
-
1982
- 1982-02-26 JP JP57032017A patent/JPS58147890A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01315098A (ja) * | 1988-03-18 | 1989-12-20 | Philips Gloeilampenfab:Nv | 記憶素子、桁送りレジスター及びそのような素子を具えた記憶装置 |
| US5504703A (en) * | 1995-02-01 | 1996-04-02 | Loral Federal Systems Company | Single event upset hardened CMOS latch circuit |
| JP2009280067A (ja) * | 2008-05-21 | 2009-12-03 | Kyokuyo Shipyard Co Ltd | 低燃費型輸送船 |
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