JPS58147079A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS58147079A JPS58147079A JP3010182A JP3010182A JPS58147079A JP S58147079 A JPS58147079 A JP S58147079A JP 3010182 A JP3010182 A JP 3010182A JP 3010182 A JP3010182 A JP 3010182A JP S58147079 A JPS58147079 A JP S58147079A
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- JP
- Japan
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- semiconductor region
- type semiconductor
- transistor
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- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000003071 parasitic effect Effects 0.000 claims abstract description 10
- 230000005669 field effect Effects 0.000 claims 1
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 230000005611 electricity Effects 0.000 abstract description 3
- 230000003068 static effect Effects 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 2
- 101100042258 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) sem-1 gene Proteins 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は■−マ族の半導体、例えばＧａＡｓを使用し
た集積回路の入力保護回路に関するものである。
た集積回路の入力保護回路に関するものである。
この発明は、ｎチャネルのＧａＡｓの集積回路に最もよ
く適用されるので、これによって説明する。
く適用されるので、これによって説明する。
第１図はこの発明の一実施例を示す断面図である。図に
おいて（１）は１０７〜１０１１Ω・α程度の比抵抗を
有するＧａＡｓの半絶縁性基板で、（２）は半絶縁性基
板（１）内に形成されたＰ型半導体領域である。
おいて（１）は１０７〜１０１１Ω・α程度の比抵抗を
有するＧａＡｓの半絶縁性基板で、（２）は半絶縁性基
板（１）内に形成されたＰ型半導体領域である。
（３）は入力端子で、抵抗Ｒｔ（４）の一端Ｎ１に接続
され、抵抗Ｒ１（４）の他端Ｎ２はオーミックコンタク
トにより、Ｐ型半導体領域（２）内に形成されたｎ＋型
半導体領域（５）と接続されている。（６）はＰ型半導
体領域（２）内に形成されたｎ＋型半導体領域で、オー
ミックコンタクトにより、ノードＮ８に接続されている
。
され、抵抗Ｒ１（４）の他端Ｎ２はオーミックコンタク
トにより、Ｐ型半導体領域（２）内に形成されたｎ＋型
半導体領域（５）と接続されている。（６）はＰ型半導
体領域（２）内に形成されたｎ＋型半導体領域で、オー
ミックコンタクトにより、ノードＮ８に接続されている
。
ｎ＋型半導体領域（５）をコレクタ、ｎ＋型半導体領域
（６）をエミッタ、Ｐ型半導体領域（２）をベースとし
て働く寄生ｎ−ｐ１バイポーラトランジスタＱ４が形成
されている。（７）は、ノードＮ８と基準電位Ｖｓｓ間
に設けられた抵抗、（８）はノードＮ２とノードＮ４の
間に設けられた抵抗Ｒ３である。なお抵抗Ｒｓ（ｇ）は
な（でもよい。（９）及び（ロ）は半絶縁性基板（１）
内に形成されたｎ＋型半導体領域で、ＭＥＳ（Ｍｅｔａ
ｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型トランジスタ（至
）のソース及びドレイン領域を形成している。αＱはＭ
ＥＳ型トランジスタ（至）のゲート領域で、半絶縁性基
板（１）内に形成されたｎ−型半導体領域（６）とシッ
ットキーバリャを形成している。
（６）をエミッタ、Ｐ型半導体領域（２）をベースとし
て働く寄生ｎ−ｐ１バイポーラトランジスタＱ４が形成
されている。（７）は、ノードＮ８と基準電位Ｖｓｓ間
に設けられた抵抗、（８）はノードＮ２とノードＮ４の
間に設けられた抵抗Ｒ３である。なお抵抗Ｒｓ（ｇ）は
な（でもよい。（９）及び（ロ）は半絶縁性基板（１）
内に形成されたｎ＋型半導体領域で、ＭＥＳ（Ｍｅｔａ
ｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型トランジスタ（至
）のソース及びドレイン領域を形成している。αＱはＭ
ＥＳ型トランジスタ（至）のゲート領域で、半絶縁性基
板（１）内に形成されたｎ−型半導体領域（６）とシッ
ットキーバリャを形成している。
ｎ＋半導体領域（９）はオーミックコンタクトによりＶ
ｓｓに接続され、ｎ＋半導体領域（ロ）はオーミックコ
ンタクトによりノードＮ４と接続され、ゲート領域ＯＱ
はノードＮ８と接続されているう（ト）は絶縁膜である
。
ｓｓに接続され、ｎ＋半導体領域（ロ）はオーミックコ
ンタクトによりノードＮ４と接続され、ゲート領域ＯＱ
はノードＮ８と接続されているう（ト）は絶縁膜である
。
第２図はこの発明の一実施例を示す第１図の等両回路を
示す。図中容量Ｃ２はノードＮ２につながる浮遊容量で
ある。
示す。図中容量Ｃ２はノードＮ２につながる浮遊容量で
ある。
上記のように構成された入力保護回路の動作を第８図に
よって説明する。今、時間ｔ８から時間ｔ３までに第８
図に示すような静電気によるサージが入力端子（３）で
あるノードＮ１に印加されたとする。
よって説明する。今、時間ｔ８から時間ｔ３までに第８
図に示すような静電気によるサージが入力端子（３）で
あるノードＮ１に印加されたとする。
ノードＮ２の電位は、抵抗Ｒ１（４）と浮遊容量Ｃ２に
よる時定数で変化し、そのレベルも抵抗Ｒ，（４）と０
２によっである程度減衰させられる。ノードＮ２が数Ｖ
〜数十Ｖの高い電位になると、ｎ＋型半導体領域（５）
がコレクタとして、Ｐ型半導体領域（２）がベースとし
て、ｎ生型半導体領域がエミッタとして働く寄生ｎ−ｐ
１バイポーラトランジスタα→が形成される。そ、の結
果、ノードＮ８の電位は時間ｔ２より、（抵抗Ｒ２（７
）の値）×（寄生ｎ−ｐ−ｎバイポーラトランジスタの
エミッタとコレクタ間を流れる電流値）で決まる値にな
り、セ昇を始める。するとＭＥＳ型トランジスタ（至）
がオンしてノードＮ４のレベルをＶｓｓレベルにおとそ
うとする。したがってノードＮ４の電位は、上昇するこ
とをＭＥＳ型トランジスタ叫によって、抑えられるので
集積回路の内部にまで高電位が伝達されることが防止で
きる。
よる時定数で変化し、そのレベルも抵抗Ｒ，（４）と０
２によっである程度減衰させられる。ノードＮ２が数Ｖ
〜数十Ｖの高い電位になると、ｎ＋型半導体領域（５）
がコレクタとして、Ｐ型半導体領域（２）がベースとし
て、ｎ生型半導体領域がエミッタとして働く寄生ｎ−ｐ
１バイポーラトランジスタα→が形成される。そ、の結
果、ノードＮ８の電位は時間ｔ２より、（抵抗Ｒ２（７
）の値）×（寄生ｎ−ｐ−ｎバイポーラトランジスタの
エミッタとコレクタ間を流れる電流値）で決まる値にな
り、セ昇を始める。するとＭＥＳ型トランジスタ（至）
がオンしてノードＮ４のレベルをＶｓｓレベルにおとそ
うとする。したがってノードＮ４の電位は、上昇するこ
とをＭＥＳ型トランジスタ叫によって、抑えられるので
集積回路の内部にまで高電位が伝達されることが防止で
きる。
第４図は、本発明の他の実施例である。６時はｎ＋型半
導体領域（５）及び（６）の間に隣接して、半絶縁性基
板（１）内に形成されたＰ型半導体領域Ｃある５第４図
においては、ｎ生型半導体領域（５）をコレクタ、ｎ＋
型半導体領域（６）をエミッタ、Ｐ型半導体領域αりを
ベースとして働く、寄生ｎ−ｐ−１１バイポーラトラン
ジスタα尋が形成されており、その動作は全く第１図の
場合と同じである。なお上記実施例ではｎチャネルで説
明したがｐチャネルにも適用できることはいうまでもな
い。
導体領域（５）及び（６）の間に隣接して、半絶縁性基
板（１）内に形成されたＰ型半導体領域Ｃある５第４図
においては、ｎ生型半導体領域（５）をコレクタ、ｎ＋
型半導体領域（６）をエミッタ、Ｐ型半導体領域αりを
ベースとして働く、寄生ｎ−ｐ−１１バイポーラトラン
ジスタα尋が形成されており、その動作は全く第１図の
場合と同じである。なお上記実施例ではｎチャネルで説
明したがｐチャネルにも適用できることはいうまでもな
い。
この発明は、以上説明したとおり、寄生ｎ−９１バイポ
ーラトランジスタとＭＥＳ型トランジスタと抵抗により
、静電気によるＧａＡｓ１！積回路の破壊を防止する効
果がある。
ーラトランジスタとＭＥＳ型トランジスタと抵抗により
、静電気によるＧａＡｓ１！積回路の破壊を防止する効
果がある。
第１図は、この発明の一実施例を示す断面図、ある。
図において（１）はｌ−マ族の半絶縁性ＧａＡｓ基板、
（２）及びＯ呻はＰ型半導体領域、（４）は抵抗Ｒ１％
（７）は抵抗Ｒ２、（５）及び（６）はｎ＋型半導体
領域、（至）はＭＥＳ型トランジスタである。 代理人葛野信− 第１図 第３ｒ４ ｆｒｔｘ ｔ３ 第４図 特許庁長官殿 ■、事件の表示 特願昭５７−８１０１０１号２
、発明の名称 入力保護回路 ３、補正をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
６、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書をつぎのとおり訂正する。
（２）及びＯ呻はＰ型半導体領域、（４）は抵抗Ｒ１％
（７）は抵抗Ｒ２、（５）及び（６）はｎ＋型半導体
領域、（至）はＭＥＳ型トランジスタである。 代理人葛野信− 第１図 第３ｒ４ ｆｒｔｘ ｔ３ 第４図 特許庁長官殿 ■、事件の表示 特願昭５７−８１０１０１号２
、発明の名称 入力保護回路 ３、補正をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
６、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書をつぎのとおり訂正する。
Claims (7)
- （１）半導体基板を使用する集積回路において、入力端
子は第１の抵抗を介して第１の第１型半導体領域に接続
され、かつ上記第１の第１型半導体領域はトランジスタ
のドレインに接続されている。 上記トランジスタのソースは基準電源に接続され、ゲー
トは第２の第１型半導体領域に接続され、かつ上記トラ
ンジスタのゲートは第２の抵抗を介して上記基準電源に
接続されている。上記第１の第１型半導体領域と上記第
２の第１型半導体領域を隣接して設けて寄生バイポーラ
トランジスタを形成することを特徴とする入力保護回路
。 - （２）トランジスタをＭＯＳ （金属酸化膜半導体）型
トランジスタによって形成することを特徴とする特許請
求の範囲第１項に記載の入力保護回路。 - （３）トランジスタをＪ−ＦＥＴ（接合型電界効果トラ
ンジスタ）によ、って形成することを特徴とする特許請
求範囲第１項に記載Ｑ入力保護回路。 - （４）トランジスタをＭＥＳ型トランジスタによって形
成することを特徴とする特許請求範囲第１項に記載の入
力保護回路。 - （５）半導体基板として第２型の半導体基板使用し、上
記半導体基板と、第１の第１型半導体領域と第２の第１
型半導体領域によって寄生バイポーラトランジスタを形
成することを特徴とする特許請求範囲第１項に記載の入
力保護回路。 - （６）半導体基板として璽−マ族の半絶縁性基板を使用
し、第１の第１型半導体領域と第２の第１型半導体領域
に隣接して第２型半導体領域を設けて、寄生バイポーラ
トランジスタを形成することを特徴とする特許請求範囲
第１項に記載の入力保護回路。 - （７）半導体基板として璽−ｖ族の半絶縁性基板を使用
し、上′起生絶縁性基板内に第２型半導体領域を設け、
上記第２型半導体領域内に第１の第１型半導体領域と第
２の第１型半導体領域を設けて、寄生バイポーラトラン
ジスタを形成することを特徴とする特許請求範囲第１項
に記載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010182A JPS58147079A (ja) | 1982-02-24 | 1982-02-24 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010182A JPS58147079A (ja) | 1982-02-24 | 1982-02-24 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147079A true JPS58147079A (ja) | 1983-09-01 |
| JPS6312395B2 JPS6312395B2 (ja) | 1988-03-18 |
Family
ID=12294382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3010182A Granted JPS58147079A (ja) | 1982-02-24 | 1982-02-24 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147079A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344156Y2 (ja) * | 1988-11-09 | 1991-09-17 |
-
1982
- 1982-02-24 JP JP3010182A patent/JPS58147079A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312395B2 (ja) | 1988-03-18 |
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