JPS58147078A - Semiconductor device - Google Patents
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- JPS58147078A JPS58147078A JP2925982A JP2925982A JPS58147078A JP S58147078 A JPS58147078 A JP S58147078A JP 2925982 A JP2925982 A JP 2925982A JP 2925982 A JP2925982 A JP 2925982A JP S58147078 A JPS58147078 A JP S58147078A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
Description
【発明の詳細な説明】
発明の技術分野
本発明は、高電子移動度トランジスタ即ちＨＥＭ’１（
Ｈｉｇｈ Ｊｉｌｍｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔ
ｒａｎｓｉｓｔｏｒ） ヲ有する半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a high electron mobility transistor or HEM'1 (
High Jilmctron Mobility T
The present invention relates to a semiconductor device having a transistor (transistor).
従来技術と問題点
本発明者は、さきに、電子親和力を異にする２種の半導
体を接合することにより形成される一つのへテロ接合面
の近傍に発生する電子蓄積層（，２次電子ガス）の電子
濃度を制御電極に印加される電圧に依って制御するよう
にし、その制御に依り、他に設けた一対の、出力電極間
の導萼路を成している前記電子蓄積層のインピーダンス
を実質的に変化させるようにした能動的半導体装置なＨ
ＥＭ’ｌ”として提供しく要すれば特願昭５５−８２０
３５号参照）、また、同一基板上にノーマリ・オフ型（
エンハンスメント・モードｍ ） ｘｘｘｒとノーマリ
・オン型（デプレッション・モード型） ＨＥＭＴとを
形成したＥｌＤ型半導体装置も提供した。Prior Art and Problems The present inventors first investigated an electron storage layer (, secondary electron The electron concentration of the gas) is controlled by the voltage applied to the control electrode, and by this control, the electron concentration of the electron storage layer forming the conduction path between the other pair of output electrodes is controlled. H is an active semiconductor device that substantially changes impedance.
If you wish to provide it as EM'l, please apply for the patent application 1982-820.
35), and normally off type (see No. 35) on the same board.
The present invention also provided an ElD type semiconductor device in which an enhancement mode m) xxxr and a normally-on type (depression mode type) HEMT were formed.
第１図は前記ＥｌＤ型半導体装置の要部断面図である。FIG. 1 is a sectional view of a main part of the ElD type semiconductor device.
図に於いて、１は半絶縁性ＧａＡｇ基板、２はバッファ
層、５はノン・ドープ（ｉａＡｐ層（チャネル層）、４
は２次元電子層、４′は２次元電子欠如部、５は外型Ａ
ｆｔＧａＡｚ層（電子供給層）、５′はノン・ドープＪ
ｎＧａＡｚ層（この層は必須ではない）、６は愕型Ｇａ
Ａｚ層（３１蔽層）、７Ｄ、 、 ７Ｄ、はデプレッシ
ョン・モード素子の出力電極（ソース・ドレイン電極）
、７Ｅ＊ ｖ ７Ｅ＊ ハエンハンスメント・モード素
子の出力ｔｆｆｌ、 ８Ｄ ハブプレッション・モード
素子のグー）ｔ［制御電極）、８Ｅはエンハンスメント
・モード素子のゲート電極（制御電極）、Ｄはデプレッ
ション・モーｔ”素子ｓ分、ｘａエンハンスメント・モ
ード素子部分をそれぞれ示す。In the figure, 1 is a semi-insulating GaAg substrate, 2 is a buffer layer, 5 is a non-doped (iaAp layer (channel layer), 4 is a semi-insulating GaAg substrate,
is the two-dimensional electron layer, 4' is the two-dimensional electron-deficient part, and 5 is the outer mold A.
ftGaAz layer (electron supply layer), 5' is non-doped J
nGaAz layer (this layer is not essential), 6 is a type of Ga
The Az layer (layer 31), 7D, , 7D, are the output electrodes (source/drain electrodes) of the depression mode device.
, 7E* v 7E* H is the output tffl of the enhancement mode device, 8D is the output of the enhancement mode device t [control electrode], 8E is the gate electrode (control electrode) of the enhancement mode device, D is the depletion mode device ``Element s'' and xa enhancement mode element portion are shown respectively.
本装置では、エンハンスメント・モード素子力ドライバ
・トランジスタ、デプレッション・モード素子が負荷ト
ランジスタとなってインバータを構成している。In this device, an enhancement mode element power driver transistor and a depletion mode element serve as load transistors to form an inverter.
デプレッション・モード素子に於けるゲート電極８Ｄの
下に在るｓ ｆｆｌＧＪａ層６及び％ Ｉ！ ｎＬＧｇ
Ａｐ ｌは完全に空乏層化していなければならない。そ
して、そのようにする為には、金属・半導体間の障壁高
さ、ドナー濃度（＃Ｄ）、それぞれの層の厚さに依って
決定されるものである。また、必要とされる閾値電圧１
’ｔｋが決定されるとそれを襲型Ｇ＠Ａｚ層６の厚さを
調節することに依１ｊ得るようにしている。ところが、
この外型ＧａＡｓ層６の厚さは製造工程中の種々表要因
で変動（多くの場合、薄くなる）し、その結果、デプレ
ッション・モード素子の閾値電圧Ｖｔｋにバラツキを生
じることになる。s fflGJa layer 6 and % I! under the gate electrode 8D in the depletion mode device. nLGg
Ap l must be completely depleted. In order to do so, it is determined depending on the barrier height between the metal and the semiconductor, the donor concentration (#D), and the thickness of each layer. Also, the required threshold voltage 1
Once 'tk is determined, it can be obtained by adjusting the thickness of the G@Az layer 6. However,
The thickness of the outer GaAs layer 6 varies (in many cases becomes thinner) due to various factors during the manufacturing process, resulting in variations in the threshold voltage Vtk of the depletion mode device.
エンハンスメント・モード素子に於いては、舊型ＧａＡ
ｚ層６を選択的に除去し、無比された％型ＡＡＧａＡｚ
層５上にゲート車種８Ｅを形成することに依シ、通常で
は、その下方に２次電子層が生成されないよう（：、そ
して、ゲート電極８Ｅ４；電圧を印加したときのみ２次
電子欠如部４′−二２次電子が現われるよう（二してエ
ンへンスメントＱモードＣ：しているものであるから、
筒型ＧａＡｚ履６の厚み如何は特性に影響を与えない。In enhancement mode devices, round-shaped GaA
By selectively removing the z layer 6, the % type AAGaAz
Depending on the formation of the gate type 8E on the layer 5, normally, a secondary electron layer is not generated below it (:, and the gate electrode 8E4; the secondary electron lacking portion 4 is formed only when a voltage is applied. '-2 Since the secondary electrons appear (second enhancement Q mode C:),
The thickness of the cylindrical GaAz shoe 6 does not affect the characteristics.
発明の間約
本発明は、電子供給層、遮蔽層の少なくともいずれか一
方砿；於ける不純物濃度、厚み等を制御すること（＝依
って中性領域を残すよう（＝シ、遮蔽層の厚みが変動し
てもデプレツＶｗ１ン・モード素子の閾値電圧Ｖｔｈ
（二パツツキを生じることがないようにするものである
。During the invention The present invention involves controlling the impurity concentration, thickness, etc. of at least one of the electron supply layer and the shielding layer (=therefore, the thickness of the shielding layer is controlled so as to leave a neutral region). Even if Vw1 varies, the threshold voltage Vth of the depletion mode device
(This is to prevent double sticking from occurring.
発明の実施剖
先ず、前記したよう６二ｓ ｒＩｉＡｌΩｉ＃履５とｓ
ｍＧｇｓＡｚ層６、或いは、そのいずれか一方の層中６
二中性領域を残しておくと、Ｓ型０４１７層６に層厚変
動（減少）が若干存在しても、ノｙ・ドープＧａＡｚ層
（チャネル層）Ｓの表面電位Ｃ：は影響がないことを説
明する。First, as mentioned above, 62s rIiAlΩi# 5 and s
mGgsAz layer 6 or one of the layers 6
If the di-neutral region is left, even if there is a slight variation (decrease) in the layer thickness of the S-type 0417 layer 6, the surface potential C: of the no-doped GaAz layer (channel layer) S will not be affected. Explain.
今、％製ん幡ａＡｚとノン・ドープ油からなる系につい
て検討することとし、第２図にエネル′°！・バンド・
ダイアグラムを示す。Now, we will consider a system consisting of % Seibata Az and non-doped oil, and Figure 2 shows the energy '°! ·band·
Show diagram.
第２図（ロ）に於いて、
ｄｏ： ｓ型ＡｉＧａＡａ層の厚さ
ＮＤ： ドナー濃度
ｄＮＯ”中性領域の厚さ
ψ８゜二表面ポテンシャル
ＬＤ：空乏層
Ｌ□：界面空乏層
Ｅｏ：伝導帯
Ｅ、：フエルミ単位
をそれぞれ示し、第２図（ｂ）に於いて、ｄ：％型Ａ１
．ＧｍＡｐ層の厚さ
”）ＩＩ ”中性領域の厚さ
をそれぞれ示している。In Fig. 2 (b), do: Thickness of s-type AiGaAa layer ND: Donor concentration dNO'' Thickness of neutral region ψ8° Bisurface potential LD: Depletion layer L□: Interface depletion layer Eo: Conduction band E,: indicates the Fermi unit, and in Fig. 2(b), d:% type A1
．． Thickness of GmAp layer ")II" indicates the thickness of the neutral region, respectively.
ｄｏ＞ｄであればｄＭＯ＞ ”Ｎ１となるが、ψ１゜は
中性領域が存在する限シネ変である。If do>d, then dMO>''N1, but ψ1° is a limited cine variation in which a neutral region exists.
このような条件を満足するエピタキシャル成長層構造に
於いて、デプレッション・モード素子部なるべき部分の
チャネル層表面に例えとシリコン（Ｓｉ）などのｎ型不
純物をイオン注入し、チャネル領域を形成する。このと
きの注入エネルギ、ドーズ量は閾値電圧Ｖｉｈから見た
要請、エピタキシャル成長層の厚みから決定される。伺
、この場合、イオン注入に依ってＡｋＧａＡａ層中のド
ナー濃度ＮＤが影響を受けないようにする為には、注入
に依り形成されるチャネル領域のドナー濃度ＮＤ′がＮ
Ｄ〉ＮＤ′であることが必要であることは云うまでもな
い。In an epitaxially grown layer structure that satisfies these conditions, an n-type impurity such as silicon (Si) is ion-implanted into the surface of the channel layer in a portion that is to become a depletion mode element portion to form a channel region. The implantation energy and dose at this time are determined based on requirements from the perspective of the threshold voltage Vih and the thickness of the epitaxially grown layer. In this case, in order to prevent the donor concentration ND in the AkGaAa layer from being affected by ion implantation, the donor concentration ND' in the channel region formed by implantation must be N.
Needless to say, it is necessary that D>ND'.
第３図は本発明一実施例を説明する為のＥｌＤ型半導体
装置の要部断面図でおシ、第１図に説明した部分と同部
分は同記号で指示しである。FIG. 3 is a sectional view of a main part of an ElD type semiconductor device for explaining one embodiment of the present invention, and the same parts as those explained in FIG. 1 are indicated by the same symbols.
本実施例が第１図従来例と相違する点は、デプレッショ
ン・モード素子部分りに於けるチャネル層６の表面に例
えばシリコン・イオンを注入してチャネル領域９が形成
されていること、出力端子７Ｄ□、７Ｄ８の下にはチャ
ネル領域９に達するコンタクト領域１０．．１０．が形
成されていること、エンハンスメント・モード素子部分
Ｅと同様にｎ型ＧａＡｚ層６を選択的に除去し、勝山さ
れたｎ型Ａ１．ＧａＡｚ層５上にゲート電極８Ｄが形成
されていることである。This embodiment is different from the conventional example shown in FIG. 1 in that a channel region 9 is formed by implanting, for example, silicon ions into the surface of the channel layer 6 in the depletion mode element portion, and that the output terminal Contact regions 10.7D and 7D8 below reach the channel region 9. ．． 10. is formed.Similarly to the enhancement mode element portion E, the n-type GaAz layer 6 is selectively removed, and the Katsuyama n-type A1. A gate electrode 8D is formed on the GaAz layer 5.
第４図は、第５図に見られる装置を線Ａ−Ａ’で切断し
た場合のエネルギ・バンド・ダイアグラムであシ、記入
されている数字は第３図にそれぞれ対応している。FIG. 4 is an energy band diagram when the device shown in FIG. 5 is cut along line AA', and the numbers written correspond to those in FIG. 3, respectively.
第５図実施例に於けるデプレッション・モード素子部分
りに於ける動作は、ゲート電極８Ｄに負電圧を印加して
チャネル領域９の厚さく深さ）を変化させることに依シ
電流を変化させている。この動作は純粋なＨＥＭＴでは
なく、むしろ、絶縁ゲート型電界効果トランジスタに近
いものであるが、役割がインバータに於ける負荷である
から、前記のような構造にしてもＥ／Ｄインバータとし
てのスイッチング・スピードは殆んど低下しない。The operation of the depletion mode device in the embodiment shown in FIG. 5 depends on applying a negative voltage to the gate electrode 8D and changing the thickness and depth of the channel region 9 to change the current. ing. This operation is not a pure HEMT, but is rather similar to an insulated gate field effect transistor, but since its role is as a load in an inverter, even with the above structure, it is not necessary to perform switching as an E/D inverter.・Speed hardly decreases.
第６図に見られる装置の具体的数値例を次に挙げる。即
ち、
バッファ層２：厚き＝ ４０００ ＣＡ〕ノン・ドープ
（ＡβＧαＡｓ或いはＧ＋ｌＪ＃）ＧｃＬＡＩ層（チャ
ネル層）３ ：厚さ３ｏｏｏ （７）ノン・ドープ
ＡＩｌ、ＧａＡｚ層５′：厚さ５０ （ｊ：ｌＡｌｌＧ
ａＡｚ層（を子供給層）５：厚さ＝ ３５０ ＣＡＥＮ
、＝８Ｘ１０” （ＣＩＫ”）
不純物＝シリコン
ＧａＡｓ層（遮蔽層）６：厚さ＝ ５００ （ｊ：ＩＮ
ｐ ＝ ８ Ｘ １０” 〔ａｍ−’）不純物＝シリコ
ン
であって、これ等はＭＢＥ成長法（温度６８０ ［：℃
］）で成長させる。また、前記シリコンのイオン注入条
件は、
ドーズ量： ２．５ Ｘ １０” （ａｍ−”）エネル
ギ： ５９ （ｆｇＦ）
アニール：温度＝ ７５０ Ｃ℃ｌ 、時間＝１５〔分
〕である。また、１％ ＩＪ ＧａＡｚ層６のエツチン
グは、エッチャントとして（ＣＣｆｔＦ＊ ＋ Ｈｇ−
）混合ガスを用いた気相エツチング法に依シ行ない、エ
ネルギを０．１８ （Ｆ／ｃｍ！：）とし、時間３０〔
秒〕とすることに依り、エツチングは２型ＧａＡｚ層６
と％ＷｌＡｌｌＧａＡｚ層５との界面で自動的に停止す
る。A specific numerical example of the device shown in FIG. 6 is given below. That is, buffer layer 2: thickness = 4000 CA] non-doped (AβGαAs or G+lJ#) GcLAI layer (channel layer) 3: thickness 3ooo (7) non-doped AIl, GaAz layer 5': thickness 50 (j :lAllG
aAz layer (child supply layer) 5: Thickness = 350 CAEN
, = 8X10"(CIK") Impurity = Silicon GaAs layer (shielding layer) 6: Thickness = 500 (j: IN
p = 8 x 10"[am-') Impurity = silicon, these are grown by MBE growth method (temperature 680[:℃
]) to grow. The silicon ion implantation conditions are as follows: Dose: 2.5 x 10''(am-'') Energy: 59 (fgF) Annealing: Temperature = 750 Celsius, Time = 15 [minutes]. In addition, the 1% IJ GaAz layer 6 was etched using (CCftF* + Hg-
) Relying on the gas phase etching method using a mixed gas, the energy was set to 0.18 (F/cm!:), and the time was 30 [
2 seconds], the etching is performed on the type 2 GaAz layer 6.
It automatically stops at the interface between and %WlAllGaAz layer 5.
前記のような条件で装置を製造することに依り。By manufacturing the device under conditions such as those described above.
デプレツシプン拳モード素子（チャネル・ドープＨＥＭ
Ｔ ）のｖｔｉｈは−０，７（Ｆ）、エンハンスメント
・モード素子の７ｔｈは＋０．１（Ｖ）を得た。Depressing fist mode element (channel doped HEM)
The vtih of T) was -0.7 (F), and the 7th of the enhancement mode element was +0.1 (V).
発明の効果
本発明に依れば、エンハンスメント・モードＨＥＭＴの
チャネル層表面にドナー不純物を導入してチャネル領域
を形成することに依りデプレツｖ”ａン・モードＨＥＭ
Ｔとすることができ、そのデプレツＶヨン・モードＨＥ
ＭＴはゲート電極（制御電極）を遮蔽層上に形成する必
要がないから、その部分を選択的に除去し、露出された
電子供給層上Ｃ；設けることができる。従って、デプレ
ッション・モードＨＥＭＴのＶｔｈはエンハンスメント
・モードＨＥＭＴと同様に均一化される。Effects of the Invention According to the present invention, by introducing donor impurities into the surface of the channel layer of an enhancement mode HEMT to form a channel region, a depletion mode HEM can be formed.
T can be its depletion V Yon mode HE
Since the MT does not require a gate electrode (control electrode) to be formed on the shielding layer, that portion can be selectively removed and the gate electrode (control electrode) can be provided on the exposed electron supply layer. Therefore, Vth of the depletion mode HEMT is equalized similarly to the enhancement mode HEMT.
本発明に於けるデプレツ、ｚｉン・モードＨＥＭＴはそ
の構造から判るように純粋なＨＥＭＴではないからスイ
ッチング・スピードは若干低下するが、１７／Ｄインバ
ータを構成する際は当然ロード・トランジスタとして使
用されるので、インバータ自体としてのスイッチング・
スピード低下は殆んど無い。As can be seen from its structure, the depleted, z-mode HEMT in the present invention is not a pure HEMT, so the switching speed is slightly lower, but it can naturally be used as a load transistor when configuring a 17/D inverter. Therefore, the switching and
There is almost no speed reduction.
第１図は従来例の要部断面図、第２図は電子供給層に中
性領域があるとチャネル層の表面ポテンシャルが変化し
ないことを説明する為のエネルギ・バンド・ダイアグラ
ム、第３図は本発明一実施例の要部断面図、第４図は第
３図の＠ ｉ−ｉ’に依る切断面でのエネルギ・バンド
・ダイアグラムである。
図に於いて、１は牛絶縁性ＧａＡｚ基板、２はバッファ
層、３はノン・ドープＱａＡｚ層（チャネル層）、４は
２次元電子層（高移動度電子層）、４′は２次元電子欠
如部、５は外型Ａ１．ＧａＡａ層（電子供給層）、５１
はノｙ−ドープＡ１＝ＧａＡｚ層、６は詔型ＧａＡｚ層
（遮蔽ｍ ’） 、７Ｚ）ｉｔ ７Ｄ鵞Ｆｉテフレツシ
ヨン・モード素子の出力電極（ソース・ドレイン電極）
、７Ｅ、 、 ７Ｅ。
ハエンハンスメント・モード素子の出力電極、子のゲー
ト電極（制御電極）、９はチャネル領域である。
特許出願人 富士通株式会社
代理人 弁理士 玉蟲久五部（外３名）Ｍｌ 図
第３Ｚ
１／４２Ｉｉ２Ｉ
（α）Figure 1 is a sectional view of the main part of the conventional example, Figure 2 is an energy band diagram to explain that the surface potential of the channel layer does not change if there is a neutral region in the electron supply layer, and Figure 3 is an energy band diagram. FIG. 4, which is a sectional view of a main part of an embodiment of the present invention, is an energy band diagram at a cross section taken along @ii' in FIG. 3. In the figure, 1 is an insulating GaAz substrate, 2 is a buffer layer, 3 is a non-doped QaAz layer (channel layer), 4 is a two-dimensional electron layer (high mobility electron layer), and 4' is a two-dimensional electron layer. The missing part, 5, is the outer form A1. GaAa layer (electron supply layer), 51
is the no-y-doped A1=GaAz layer, 6 is the shielded GaAz layer (shielding m'), 7Z) it is the output electrode (source/drain electrode) of the 7D Fi tension mode device.
, 7E, , 7E. 1. An output electrode of the enhancement mode element, a secondary gate electrode (control electrode), and 9 a channel region. Patent applicant Fujitsu Ltd. agent Patent attorney Gobe Tamamushi (3 others) Ml Figure 3Z 1/42Ii2I (α)
Claims (1)
表面に選択的にドナー不純物が導入されてチャネル領域
が形成された部分を有するチャネル層と、該チャネル層
上に形成され前記チャネル層を構成する半導体が有する
電子親和力よシ小さ瞠電子親和力を有しＮ型にドープさ
れた半導体の単結晶層よシなる電子供給層と、該電子供
給層上に形成され前記電子供給層を構成する半導体が有
する電子親和力よシ大きく前記チャネル層を構成する半
導体が有する電子親和力と同等又はそれ以下でおる電子
親和力を有し％型にドープされた半導体の単結晶層よシ
なる遮蔽層とを備え、前記チャネル層に於けるチャネル
領域を持つ部分及び持たない部分のそれぞれに対応する
前記遮蔽層の一部領域を除去して露出させた前記電子供
給層上に設けられた制御電極と、前記遮蔽層上に前記制
御電極を挾んで互に対向する領域に設けられた一対の出
力電極とを有してなる素子が構成され、前記チャネル領
域を持つ素子がデプレッシ目ン・モード特性を、前記チ
ャネル領域を持たない素子がエンへンスメント・モード
特性をそれぞれ有してなることを特徴とする半導体装置
。A channel layer having a portion where a channel region is formed by selectively introducing donor impurities into the surface of a semiconductor single crystal layer formed on a semi-insulating substrate; an electron supply layer made of a single crystal layer of an N-type doped semiconductor having an electron affinity smaller than that of the semiconductor constituting the channel layer; and an electron supply layer formed on the electron supply layer. A shielding layer made of a single crystal layer of a doped semiconductor having an electron affinity greater than that of the semiconductor constituting the channel layer and equal to or less than the electron affinity of the semiconductor constituting the channel layer. and a control electrode provided on the electron supply layer exposed by removing a partial region of the shielding layer corresponding to a portion of the channel layer having a channel region and a portion not having a channel region, respectively. , a pair of output electrodes are provided on the shielding layer in opposing regions sandwiching the control electrode, and the device having the channel region exhibits depressive mode characteristics. , wherein each of the elements without a channel region has enhancement mode characteristics.
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2925982A Granted JPS58147078A (en) | 1982-02-25 | 1982-02-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147078A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113475A (en) * | 1983-11-24 | 1985-06-19 | Fujitsu Ltd | Semiconductor device |
| US5043776A (en) * | 1988-06-28 | 1991-08-27 | Nec Corporation | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
| WO2002031886A1 (en) * | 2000-10-13 | 2002-04-18 | Kwangju Institute Of Science And Technology | Monolithically integrated e/d mode hemt and method for fabricating the same |
-
1982
- 1982-02-25 JP JP2925982A patent/JPS58147078A/en active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113475A (en) * | 1983-11-24 | 1985-06-19 | Fujitsu Ltd | Semiconductor device |
| JPS6355225B2 (en) * | 1983-11-24 | 1988-11-01 | Fujitsu Ltd | |
| US5043776A (en) * | 1988-06-28 | 1991-08-27 | Nec Corporation | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
| WO2002031886A1 (en) * | 2000-10-13 | 2002-04-18 | Kwangju Institute Of Science And Technology | Monolithically integrated e/d mode hemt and method for fabricating the same |
| US6670652B2 (en) | 2000-10-13 | 2003-12-30 | Kwangju Institute Of Science And Technology | Monolithically integrated E/D mode HEMT and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6358378B2 (en) | 1988-11-15 |
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