JPS6358378B2 - - Google Patents
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- JPS6358378B2 JPS6358378B2 JP2925982A JP2925982A JPS6358378B2 JP S6358378 B2 JPS6358378 B2 JP S6358378B2 JP 2925982 A JP2925982 A JP 2925982A JP 2925982 A JP2925982 A JP 2925982A JP S6358378 B2 JPS6358378 B2 JP S6358378B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
発明の技術分野
本発明は、高電子移動度トランジスタ即ち
HEMT（High Electron Mobility Transistor）
を有する半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a high electron mobility transistor or
HEMT (High Electron Mobility Transistor)
The present invention relates to a semiconductor device having:
従来技術と問題点
本発明者は、さきに、電子親和力を異にする２
種の半導体を接合することにより形成される一つ
のヘテロ接合面の近傍に発生する電子蓄積層（２
次元電子ガス）の電子濃度を制御電極に印加され
る電圧に依つて制御するようにし、その制御に依
り、他に設けた一対の出力電極間の導電路を成し
ている前記電子蓄積層のインピーダンスを実質的
に変化させるようにした能動的半導体装置を
HEMTして提供し（要すれば特願昭55−82035号
参照）、また、同一基板上にノーマリ・オフ型
（エンハンスメント・モード型）HEMTとノーマ
リ・オン型（デプレツシヨン・モード型）
HEMTとを形成したＥ／Ｄ型半導体装置も提供
した。Prior Art and Problems The present inventor first proposed two methods with different electron affinities.
An electron storage layer (2
The electron concentration of the dimensional electron gas) is controlled by the voltage applied to the control electrode, and by controlling the electron concentration of the electron storage layer, which forms a conductive path between a pair of output electrodes provided elsewhere. An active semiconductor device that substantially changes impedance.
HEMT (refer to Japanese Patent Application No. 55-82035 if necessary), and also provides normally-off type (enhancement mode type) HEMT and normally-on type (depression mode type) on the same board.
We also provided E/D type semiconductor devices formed with HEMT.
第１図は前記Ｅ／Ｄ型半導体装置の要部断面図
である。 FIG. 1 is a sectional view of essential parts of the E/D type semiconductor device.
図に於いて、１は半導体絶縁性GaAs基板、２
はバツフア層、３はノン・ドープGaAs層（チヤ
ネル層）、４は２次元電子層、４′は２次元電子欠
如部、５はｎ型AlCaAs層（電子供給層）、５′は
ノン・ドープAlGaAs層（この層は必須ではな
い）、６はｎ型GaAs層（遮蔽層）、７D1，７D2は
デプレツシヨン・モード素子の出力電極（ソー
ス・ドレイン電極）、７E1，７E2はエンハンスメ
ント・モード素子の出力電極、８Ｄはデプレツシ
ヨン・モード素子のゲート電極（制御電極）、８
Ｅはエンハンスメント・モード素子のゲート電極
（制御電極）、Ｄはデプレツシヨン・モード素子部
分、Ｅはエンハンスメント・モード素子部分をそ
れぞれ示す。 In the figure, 1 is a semiconductor insulating GaAs substrate, 2
is a buffer layer, 3 is a non-doped GaAs layer (channel layer), 4 is a two-dimensional electron layer, 4' is a two-dimensional electron-deficient region, 5 is an n-type AlCaAs layer (electron supply layer), and 5' is a non-doped layer. AlGaAs layer (this layer is not essential), 6 is an n-type GaAs layer (shielding layer), 7D 1 and 7D 2 are output electrodes (source/drain electrodes) of the depletion mode device, 7E 1 and 7E 2 are enhancement electrodes. The output electrode of the mode element, 8D is the gate electrode (control electrode) of the depletion mode element, 8
E indicates the gate electrode (control electrode) of the enhancement mode device, D indicates the depletion mode device portion, and E indicates the enhancement mode device portion.
本装置では、エンハンスメント・モード素子が
ドライバ・トランジスタ、デプレツシヨン・モー
ド素子が負荷トランジスタとなつてインバータを
構成している。 In this device, the enhancement mode element serves as a driver transistor, and the depletion mode element serves as a load transistor, forming an inverter.
デプレツシヨン・モード素子に於けるグート電
極８Ｄの下に在るｎ型GaAs層６及びｎ型
AlGaAs層５は完全に空乏層化していなければな
らない。そして、そのようにする為には、金属・
半導体間の障壁高さ、ドナー濃度（ND）、それぞ
れの層の厚さに依つて決定されるものである。ま
た、必要とされる閾値電圧Vthが決定されるとそ
れをｎ型GaAs層６の厚さを調節することにより
依り得るようにしている。ところが、このｎ型
GaAs層６の厚さは製造工程中の種々な要因で変
動（多くの場合、薄くなる）し、その結果、デプ
レツシヨン・モード素子の閾値電圧Vthにバラツ
キを生じることになる。 The n-type GaAs layer 6 and the n-type under the goot electrode 8D in the depletion mode device.
The AlGaAs layer 5 must be completely depleted. And in order to do that, metal
It is determined by the barrier height between semiconductors, the donor concentration (N D ), and the thickness of each layer. Furthermore, once the required threshold voltage Vth is determined, it can be determined by adjusting the thickness of the n-type GaAs layer 6. However, this n-type
The thickness of the GaAs layer 6 varies (in many cases becomes thinner) due to various factors during the manufacturing process, resulting in variations in the threshold voltage Vth of the depletion mode device.
エンハンスメント・モード素子に於いては、ｎ
型GaAs層６を選択的に除去し、露出されたｎ型
AlGaAs層５上にゲート電極８Ｅを形成すること
に依り、通常では、その下方に２次元電子層が生
成されないように、そして、ゲート電極８Ｅに電
圧を印加したときのみ２次元電子欠如部４′に２
次元電子が現われるようにしてエンハンスメン
ト・モードにしているものであるから、ｎ型
GaAs層６の厚み如何は特性に影響を与えない。 In enhancement mode devices, n
The type GaAs layer 6 is selectively removed, and the exposed n-type
By forming the gate electrode 8E on the AlGaAs layer 5, a two-dimensional electron-deficient portion 4' is created so that a two-dimensional electron layer is not normally generated under the AlGaAs layer 5, and only when a voltage is applied to the gate electrode 8E. to 2
Since it is in enhancement mode by allowing dimensional electrons to appear, it is n-type.
The thickness of the GaAs layer 6 does not affect the characteristics.
発明の目的
本発明は、同一の基板にエンハンスメント・モ
ードのHEMT素子とデプレツシヨン・モードの
素子を一体化して形成してなる半導体装置を構成
するにあたり、デプレツシヨン・モードの素子に
ついては、例えば、遮蔽層の厚みが変動しても、
その閾値電圧Vthにバラツキを生じることのない、
新規なる構造のデプレツシヨン・モード素子とし
て一体化してなる半導体装置を提供するものであ
る。Purpose of the Invention The present invention provides a semiconductor device in which an enhancement mode HEMT element and a depletion mode element are integrally formed on the same substrate. Even if the thickness of
without causing any variation in the threshold voltage V th .
The present invention provides a semiconductor device that is integrated as a depression mode element with a novel structure.
発明の実施例
先ず、前記したようにｎ型AlGaAs層５とｎ型
GaAs層６、或いは、そのいずれか一方の層中に
中性領域を残しておくと、ｎ型GaAs層６に膜厚
変動（減少）が若干存在しても、ノン・ドープ
GaAs層（チヤネル層）３の表面電位には影響が
ないことを説明する。Embodiment of the invention First, as described above, the n-type AlGaAs layer 5 and the n-type
If a neutral region is left in the GaAs layer 6 or one of the layers, even if there is some thickness variation (decrease) in the n-type GaAs layer 6, it will not be doped.
It will be explained that there is no effect on the surface potential of the GaAs layer (channel layer) 3.
今、ｎ型AlGaAsとノン・ドープGaAsからな
る系について検討することとし、第２図にエネル
ギ・バンド・ダイアグラムを示す。 We will now consider a system consisting of n-type AlGaAs and non-doped GaAs, and the energy band diagram is shown in Figure 2.
第２図ａに於いて、 d1：ｎ型AlGaAs層の厚さ ND：ドナー濃度 dN0：中性領域の厚さS0 ：表面ポテンシヤル LD：空乏層 LDS：界面空乏層 EC：伝導帯 EF：フエルミ準位 をそれぞれ示し、第２図ｂに於いて、 ｄ：ｎ型AlGaAs層の厚さ dN1：中性領域の厚さ をそれぞれ示している。 In Fig. 2a, d 1 : Thickness of n-type AlGaAs layer N D : Donor concentration d N0 : Thickness of neutral region S0 : Surface potential L D : Depletion layer L DS : Interface depletion layer E C : Conduction band E F : Indicates the Fermi level, and in FIG. 2b, d : Thickness of the n-type AlGaAs layer d N1 : Indicates the thickness of the neutral region, respectively.
d0＞ｄであればdN0＞dN1となるが、S0は中性
領域が存在する限り不変である。 If d 0 > d, d N0 > d N1 , but S0 remains unchanged as long as the neutral region exists.
そのような条件を満足するエピタキシヤル成長
層構造に於いて、デプレツシヨン・モード素子と
なるべき部分のチヤネル層表面に例えばシリコン
（Si）などのｎ型不純物をイオン注入し、チヤネ
ル領域を形成する。このときの注入エネルギ、ド
ーズ量は閾値電圧Vthから見た要請、エピタキシ
ヤル成長層の厚みから決定される。尚、この場
合、イオン注入に依つてAlGaAs層中のドナー濃
度NDが影響を受けないようにする為には、注入
に依り形成されるチヤネル領域のドナー領域
ND′がND＞ND′であることが必要であることは云
うまでもない。 In an epitaxially grown layer structure that satisfies such conditions, an n-type impurity such as silicon (Si) is ion-implanted into the surface of the channel layer in a portion to become a depletion mode element to form a channel region. The implantation energy and dose at this time are determined based on requirements from the threshold voltage Vth and the thickness of the epitaxially grown layer. In this case, in order to prevent the donor concentration N D in the AlGaAs layer from being affected by ion implantation, the donor region of the channel region formed by implantation must be
It goes without saying that N D ′ must satisfy N D >N D ′.
第３図は本発明一実施例を説明する為のＥ／Ｄ
型半導体装置の要部断面図であり、第１図に説明
した部分と同部分は同記号で指示してある。 Figure 3 is an E/D for explaining one embodiment of the present invention.
2 is a sectional view of a main part of a type semiconductor device, and the same parts as those explained in FIG. 1 are indicated by the same symbols.
本実施例が第１図従来例と相違する点は、デプ
レツシヨン・モード素子部分Ｄに於けるチヤネル
層３の表面に例えばシリコン・イオンを注入して
チヤネル領域９が形成されていること、出力端子
７D1，７D2の下にはチヤネル領域９に達するコ
ンタクト領域１０1，１０2が形成されているこ
と、エンハンスメンント・モード素子部分Ｅと同
様にｎ型GaAs層６を選択的に除去し、露出され
たｎ型AlGaAs層５上にゲート電極８Ｄが形成さ
れていることである。 This embodiment is different from the conventional example shown in FIG. 1 in that, for example, silicon ions are implanted into the surface of the channel layer 3 in the depletion mode element portion D to form a channel region 9, and the output terminal Contact regions 10 1 and 10 2 reaching the channel region 9 are formed below 7D 1 and 7D 2 , and the n-type GaAs layer 6 is selectively removed as in the enhancement mode element portion E. , a gate electrode 8D is formed on the exposed n-type AlGaAs layer 5.
第４図は、第３図に見られる装置を線Ａ−
A′で切断した場合のエネルギ・バンド・ダイア
グラムであり、記入されている数字は第３図にそ
れぞれ対応している。 FIG. 4 shows the apparatus seen in FIG.
This is an energy band diagram when cut at A', and the numbers written correspond to those in Figure 3.
第３図実施例に於けるデプレツシヨン・モード
素子部分Ｄに於ける動作は、ゲート電極８Ｄに負
電圧を印加してチヤネル領域９の厚さ（深さ）を
変化させることに依り電流を変化させている。こ
の動作は純枠なHEMTではなく、むしろ、絶縁
ゲート型電界効果トランジスタに近いものである
が、役割がインバータに於ける負荷であるから、
前記のような構造にしてもＥ／Ｄインバータとし
てのスイツチング・スピードは殆んど低下しな
い。 The operation of the depletion mode element portion D in the embodiment of FIG. 3 is to change the current by applying a negative voltage to the gate electrode 8D and changing the thickness (depth) of the channel region 9. ing. This operation is not a pure HEMT, but is rather similar to an insulated gate field effect transistor, but its role is as a load in the inverter.
Even with the above structure, the switching speed as an E/D inverter hardly decreases.
第３図に見られる装置の具体的数値例を次に挙
げる。即ち、
バツフア層２：厚さ＝4000〔Å〕
ノン・ドープ（AlGaAs或いはGaAs）
GaAs層（チヤネル層）３：厚さ3000〔Å〕
ノン・ドープ
AlGaAs層５′：厚さ50〔Å〕
AlGaAs層（電子供給層）５：厚さ＝350〔Å〕
ND＝８×1017〔cm-3〕
不純物＝シリコン
GaAs層（遮蔽層）６：厚さ＝500〔Å〕
ND＝８×1017〔cm-3〕
不純物＝シリコン
であつて、これ等はMBE成長法（温度680〔℃〕〕
で成長させる。また、前記シリコンのイオン注入
条件は、
ドーズ量：2.5×1012〔cm-2〕
エネルギ：59〔KeV〕
アニール：温度＝750〔℃〕、時間＝15〔分〕
である。また、ｎ型GaAs層６のエツチングは、
エツチヤントとして（CClF2＋He）混合ガスを
用いた気相エツチング法に依り行ない、エネルギ
を0.18〔Ｗ／cm2〕とし、時間30〔秒〕とすることに
依り、エツチングはｎ型GaAs層６とｎ型
AlGaAs層５との界面で自動的に停止する。 A specific numerical example of the device shown in FIG. 3 is given below. That is, buffer layer 2: thickness = 4000 [Å] non-doped (AlGaAs or GaAs) GaAs layer (channel layer) 3: thickness 3000 [Å] non-doped AlGaAs layer 5': thickness 50 [Å] AlGaAs Layer (electron supply layer) 5: Thickness = 350 [Å] N D = 8×10 17 [cm -3 ] Impurity = Silicon GaAs layer (shielding layer) 6: Thickness = 500 [Å] N D = 8× 10 17 [cm -3 ] Impurity = silicon, which is grown using the MBE growth method (temperature 680 [℃])
grow it. The silicon ion implantation conditions are: dose: 2.5×10 12 [cm -2 ], energy: 59 [KeV], annealing: temperature = 750 [° C.], time = 15 [minutes]. Furthermore, the etching of the n-type GaAs layer 6 is as follows:
Etching was performed using a gas phase etching method using a mixed gas (CClF 2 +He) as an etchant, with an energy of 0.18 [W/cm 2 ] and a time of 30 [seconds]. n-type
It automatically stops at the interface with the AlGaAs layer 5.
前記のような条件で装置を製造することに依
り、デプレツシヨン・モード素子（チヤネル・ド
ープHEMT）のVthは−0.7〔Ｖ〕、エンハンスメ
ント・モード素子のVthは＋0.1〔Ｖ〕を得た。 By manufacturing the device under the above conditions, the depletion mode device (channel doped HEMT) had a Vth of -0.7 [V], and the enhancement mode device had a Vth of +0.1 [V]. .
発明の効果
本発明に依れば、エンハンスメント・モード
HEMTのチヤネル層表面にドナー不純物を導入
してチヤネル領域を形成することに依りデプレツ
シヨン・モードHEMTとすることができ、その
デプレツシヨン・モードHEMTはゲート電極
（制御電極）を遮蔽上に形成する必要がないから、
その部分を選択的に除去し、露出された電子供給
層上に設けることができる。従つて、デプレツシ
ヨン・モードHEMTのVthはエンハンスメン
ト・モードHEMTと同様に均一化される。Effects of the Invention According to the present invention, the enhancement mode
A depletion mode HEMT can be created by introducing donor impurities into the surface of the HEMT channel layer to form a channel region. Depletion mode HEMTs require that a gate electrode (control electrode) be formed on a shield. Because there is no
That portion can be selectively removed and provided on the exposed electron supply layer. Therefore, Vth of the depletion mode HEMT is equalized similarly to the enhancement mode HEMT.
本発明におけるチヤネル・ドープ型のデプレツ
シヨン・モードHEMTは、エンハンスメント・
モードHEMTの層構造に適合したものであるが、
その構造から判るように純枠なHEMTではない
からスイツチング・スピードは若干低下するが、
Ｅ／Ｄインバータを構成する際は当然ロード・ト
ランジスタとして使用されるので、インバータ自
体としてのスイツチング・スピード低下は殆んど
無い。 The channel-doped depletion mode HEMT of the present invention has an enhancement mode.
Although it is compatible with the layer structure of mode HEMT,
As you can see from its structure, it is not a pure frame HEMT, so the switching speed will be slightly lower,
Since it is naturally used as a load transistor when constructing an E/D inverter, there is almost no reduction in the switching speed of the inverter itself.
第１図は従来例の要部断面図、第２図は電子供
給層に中性領域があるとチヤネル層の表面ポテン
シヤルが変化しないことを説明する為のエネル
ギ・バンド・ダイアグラム、第３図は本発明一実
施例の要部断面図、第４図は第３図の線Ａ−
A′に依る切断面でのエネルギ・バンド・ダイア
グラムである。
図に於いて、１は半絶縁性GaAs基板、２はバ
ツフア層、３はノン・ドープGaAs層（チヤネル
層）、４は２次元電子層（高移動度電子層）、４′
は２次元電子欠如部、５はｎ型AlGaAs層（電子
供給層）、５′はノン・ドープAlGaAs層、６はｎ
型GaAs層（遮蔽層）、７D1，７D2はデプレツシ
ヨン・モード素子の出力電極（ソース・ドレイン
電極）、７E1，７E2はエンハンスメント・モード
素子の出力電極、８Ｄはデプレツシヨン・モード
素子のゲート電極（制御電極）、８Ｅはエンハン
スメント・モード素子のゲート電極（制御電極）、
９はチヤネル領域である。
Figure 1 is a sectional view of the main part of the conventional example, Figure 2 is an energy band diagram to explain that the surface potential of the channel layer does not change if there is a neutral region in the electron supply layer, and Figure 3 is an energy band diagram. FIG. 4 is a sectional view of a main part of an embodiment of the present invention, taken along line A-- in FIG. 3.
This is an energy band diagram at the cut plane according to A′. In the figure, 1 is a semi-insulating GaAs substrate, 2 is a buffer layer, 3 is a non-doped GaAs layer (channel layer), 4 is a two-dimensional electron layer (high mobility electron layer), 4'
is a two-dimensional electron-deficient region, 5 is an n-type AlGaAs layer (electron supply layer), 5' is a non-doped AlGaAs layer, and 6 is an n-type AlGaAs layer.
type GaAs layer (shielding layer), 7D 1 and 7D 2 are the output electrodes (source/drain electrodes) of the depletion mode device, 7E 1 and 7E 2 are the output electrodes of the enhancement mode device, and 8D is the gate of the depletion mode device. electrode (control electrode), 8E is the gate electrode (control electrode) of the enhancement mode element,
9 is a channel area.
Claims (1)
半導体の単結晶層よりなるチヤネル層と、該チヤ
ネル層上に形成され前記チヤネル層を構成する半
導体が有する電子親和力より小さな電子親和力を
有しｎ型にドープされた半導体の単結晶よりなる
電子供給層と、該電子供給層上に形成され前記電
子供給層を構成する半導体が有する電子親和力よ
り大きく前記チヤネル層を構成する半導体が有す
る電子親和力と同等又はそれ以下である電子親和
力を有しｎ型にドープされた半導体の単結晶より
なる遮蔽層とを備え、エンハンスメント・モード
素子とデプレツシヨン・モード素子とを含んでな
る半導体装置であつて、前記エンハンスメント・
モード素子とデプレツシヨン・モード素子とを構
成するチヤネル層、電子供給層、遮蔽層はすべて
同一の層構造を有し、更に各素子の制御電極を形
成する部分に対応する前記遮蔽層の一部領域を除
去して露出させた前記の電子供給層上に前記制御
電極が形成されており、前記エンハンスメント・
モード素子はチヤネル層に形成される電子蓄積層
を導通路として動作し、一方、前記のデプレツシ
ヨン・モード素子はそのチヤネル層表面に選択的
にドナー不純物が導入され、該不純物導入領域を
導電路として動作する様構成されていることを特
徴とする半導体装置。1. A channel layer consisting of a single crystal layer of a non-doped semiconductor formed on a semi-insulating substrate, and having an electron affinity smaller than that of the semiconductor formed on the channel layer and constituting the channel layer. An electron supply layer made of an n-type doped semiconductor single crystal, and an electron affinity of the semiconductor forming the channel layer that is greater than the electron affinity of the semiconductor formed on the electron supply layer and forming the electron supply layer. A semiconductor device comprising an enhancement mode element and a depletion mode element, and a shielding layer made of an n-type doped semiconductor single crystal having an electron affinity equal to or less than . The enhancement
The channel layer, electron supply layer, and shielding layer constituting the mode element and the depletion mode element all have the same layer structure, and furthermore, a partial region of the shielding layer corresponds to the portion forming the control electrode of each element. The control electrode is formed on the electron supply layer exposed by removing the enhancement layer.
A mode element operates using an electron storage layer formed in a channel layer as a conductive path, while in the depletion mode element, donor impurities are selectively introduced into the surface of the channel layer, and the impurity-introduced region is used as a conductive path. A semiconductor device configured to operate.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2925982A JPS58147078A (en) | 1982-02-25 | 1982-02-25 | Semiconductor device |
Applications Claiming Priority (1)
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| JP2925982A JPS58147078A (en) | 1982-02-25 | 1982-02-25 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147078A JPS58147078A (en) | 1983-09-01 |
| JPS6358378B2 true JPS6358378B2 (en) | 1988-11-15 |
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Family Applications (1)
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| JP2925982A Granted JPS58147078A (en) | 1982-02-25 | 1982-02-25 | Semiconductor device |
Country Status (1)
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| JP (1) | JPS58147078A (en) |
Families Citing this family (3)
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|---|---|---|---|---|
| JPS60113475A (en) * | 1983-11-24 | 1985-06-19 | Fujitsu Ltd | Semiconductor device |
| DE68928395T2 (en) * | 1988-06-28 | 1998-05-14 | Nippon Electric Co | Semiconductor device with compound semiconductor fat with E / D structure with high noise margin |
| KR100379619B1 (en) | 2000-10-13 | 2003-04-10 | 광주과학기술원 | Monolithically integrated E/D mode HEMP and method of fabricating the same |
-
1982
- 1982-02-25 JP JP2925982A patent/JPS58147078A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58147078A (en) | 1983-09-01 |
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