JPH01166569A - Semiconductor device - Google Patents

Semiconductor device

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JPH01166569A
JPH01166569A JP32399687A JP32399687A JPH01166569A JP H01166569 A JPH01166569 A JP H01166569A JP 32399687 A JP32399687 A JP 32399687A JP 32399687 A JP32399687 A JP 32399687A JP H01166569 A JPH01166569 A JP H01166569A
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JP
Japan
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delta
layer
monoatomic layer
space charge
doped
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Pending
Application number
JP32399687A
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Japanese (ja)
Inventor
Naoyuki Matsuoka
直之 松岡
Junji Shigeta
淳二 重田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPH01166569A publication Critical patent/JPH01166569A/en
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Abstract

PURPOSE:To reduce a surface space charge density by forming a delta-doped monoatomic layer on a boundary between the surface of a semiconductor or an insulating film and the semiconductor, the surface or at a position within several atom layers from the boundary. CONSTITUTION:When the number of doner impurities to be ionized by a delta- doped monoatomic layer 105 is equalized to that of the surface level of an active layer 103 to be activated as acceptors, a depletion layer of an intermediate region 107 is completely eliminated, and operated as a preferable FET. Since space charge is not provided on the layer 103, an electric field concentration is not provided between a gate electrode 106 and source, drain electrodes 104. Thus, even if the region 107 has a considerable conductivity, the breakdown strength of the electrode 106 is held high.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体デバイスに係り、特に高速動作に
好適なGaAsMESFETに係る。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a compound semiconductor device, and particularly to a GaAs MESFET suitable for high-speed operation.

〔従来の技術〕[Conventional technology]

化合物半導体の表面ないし絶縁物との界面には。 On the surface of compound semiconductors or at the interface with insulators.

多数の表面準位ないし界面準位が存在し、これらの準位
による空間電荷により、空乏層が形成され、半導体装置
の特性に大きな影響を与えていた。例えば、アイ・イー
・イー・イー、トランザクション オン インターナシ
ョナル エレクトロンデバイス ミーティング(198
6年)第763頁から第766頁(IEEtE、 Tr
ans、 IEDM(1986) pp763−766
)において、GaAsMESFETが論じられている様
に、この空乏層の効果を低減するために、ゲート電極と
キャリア濃度の十分に高いソース・ドレイン領域の間に
、中間的なキャリア濃度を持つ領域が、イオン打込みに
よって作られている。もし、この中間領域が無いと、特
にエンハンスメント型FET(EFET)においては、
この領域が完全に空乏化してしまい、ゲート電圧を正に
印加しても、ソース・ドレイン間に電流が流れない。ま
た、デプレッション型FETにおいても、ソース・ドレ
イン間の抵抗が増大し、実効的な相互コンダクタンスが
小さくなってしまう。また、ゲートを半導体表面のくぼ
みの中に形成する、いわゆるリセスゲート構造は、ゲー
ト両側部での半導体の厚さを増やすことで1表面空乏層
の影響を低減しようとしたものである。一方、半導体、
特にGaAsMESFF/Tにデルタ・ドープ・モノア
トミック層を適用することはすでに行なわれているが、
デルタ・ドープ・モノアトミック層により、能動層を形
成するか、ソース・ドレイン領域の中に埋め込まれるか
、ソース・ドレイン電極との界面付近に形成されるかの
いずれかにすぎない。
A large number of surface levels or interface levels exist, and space charges caused by these levels form a depletion layer, which greatly affects the characteristics of semiconductor devices. For example, I.E.E., Transactions on International Electron Devices Meeting (198
6) pages 763 to 766 (IEEEtE, Tr.
ans, IEDM (1986) pp763-766
), GaAs MESFET is discussed, in order to reduce the effect of this depletion layer, a region with an intermediate carrier concentration is placed between the gate electrode and the source/drain region with a sufficiently high carrier concentration. Made by ion implantation. If this intermediate region is missing, especially in enhancement type FETs (EFETs),
This region is completely depleted, and no current flows between the source and drain even if a positive gate voltage is applied. Furthermore, in a depletion type FET as well, the resistance between the source and drain increases and the effective mutual conductance decreases. Furthermore, the so-called recessed gate structure, in which the gate is formed in a recess on the semiconductor surface, attempts to reduce the influence of the one-surface depletion layer by increasing the thickness of the semiconductor on both sides of the gate. On the other hand, semiconductors
In particular, the application of delta-doped monoatomic layers to GaAs MESFF/T has already been done;
The delta-doped monoatomic layer can either form an active layer, be embedded in the source/drain region, or be formed near the interface with the source/drain electrode.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記従来技術は、半導体表面もしくは絶縁膜との界面の
準位による空間電荷を本質的に無くす、もしくは小さく
することについて配慮がされていない。従って1例えば
GaAqM[ESFETにおいては、ゲートとソース・
ドレイン領域の間(中間領域)に複雑な加工をし、空乏
層の影響が、チャネルに及ぶのを防ぐ必要があり1種々
の問題を生じていた。
The above-mentioned conventional technology does not give consideration to essentially eliminating or reducing the space charge due to the level of the semiconductor surface or the interface with the insulating film. Therefore, for example, in a GaAqM [ESFET], the gate and source
It is necessary to perform complicated processing between the drain regions (intermediate region) to prevent the influence of the depletion layer from reaching the channel, which causes various problems.

例えば、ゲートリセス型の構造においては、中間領域の
半導体層の厚さ及びキャリア濃度を高度に制御しなけれ
ばならず、ICの用に基板面内での均一性が要求される
素子においては、その適用が難かしい、また、この中間
領域に、中間濃度のキャリア濃度を与える。LDD41
Y造では、このキャリア濃度の制御が難かしいという欠
点があった。
For example, in a gate recessed structure, the thickness and carrier concentration of the semiconductor layer in the intermediate region must be highly controlled, and in IC devices that require uniformity within the substrate surface, This intermediate region, which is difficult to apply, is provided with an intermediate carrier concentration. LDD41
The Y structure had a drawback in that it was difficult to control the carrier concentration.

また1表面空乏層が本質的にはなくならないので。Also, the surface depletion layer does not essentially disappear.

ゲート長が短かくなったとき、実効的なゲート長が長く
なり、相互コンダクタンスが低下する、いわゆる長ゲー
ト効果を引き起こしていた。
When the gate length is shortened, the effective gate length becomes longer, causing a so-called long gate effect in which mutual conductance decreases.

本発明の目的は、半導体装置において、上記表面空乏層
の原因となる表面空間電荷を本質的に無くすか、低減す
ることにあり、特に、 GQA!IMIESFIETに
おいて、表面空間電荷による悪影響を低減することにあ
る。
An object of the present invention is to essentially eliminate or reduce the surface space charge that causes the surface depletion layer in a semiconductor device. In IMIESFIET, the objective is to reduce the adverse effects of surface space charges.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は、半導体の表面もしくは絶縁膜を半導体の界
面か、あるいは上記表面もしくは界面から数原子層以内
の所に、デルタ・ドープ・モノアトミック層を形成する
ことにより達成される。
The above object is achieved by forming a delta-doped monoatomic layer at the surface of the semiconductor or the interface of the insulating film with the semiconductor, or within a few atomic layers from the surface or interface.

〔作用〕[Effect]

デルタ・ドープ・モノアトミック層の不純物原子がドナ
ーであれば、アクセプタ型の表面準位ないし界面準位を
補償する1両者の数が等しければ、電荷は完全に中和さ
れる。しかも、デルタ・ドープ・モノアトミック層が表
面ないし界面に存在すれば、大局的には同じ位置で電荷
が中和されているので、空間電荷の無い中性領域と同じ
く、内部電界は存在せず、従って、これによる空乏層も
形成されない、しかも、実質的に中性領域と同じなので
、外部電界があっても特別な電界集中は生じない、デル
タ・ドープ・モノアトミック層が1表面もしくは界面か
ら数原子層以内のところにあれば、同様の作用をする。
If the impurity atoms in the delta-doped monoatomic layer are donors, the charges are completely neutralized if the numbers of the two atoms compensating for the acceptor type surface level or interface level are equal. Moreover, if a delta-doped monoatomic layer exists on the surface or interface, the charges are neutralized at the same position globally, so there is no internal electric field, just like in a neutral region with no space charge. Therefore, no depletion layer is formed due to this, and since it is substantially the same as a neutral region, no special electric field concentration occurs even if there is an external electric field.A delta-doped monoatomic layer is formed from one surface or interface. If it is within a few atomic layers, it will have a similar effect.

また、デルタ・ドープ・モノアトミック層の不純物原子
がアクセプタであれば、ドナ型の準位を補償し、上で述
べたと同じ作用をする。
Furthermore, if the impurity atoms in the delta-doped monoatomic layer are acceptors, they compensate for the donor type level and have the same effect as described above.

〔実施例〕〔Example〕

以下、本発明の一実施例を第1図により説明する。第1
図はGaA+MESFETの断面構造図である。
An embodiment of the present invention will be described below with reference to FIG. 1st
The figure is a cross-sectional structural diagram of a GaA+MESFET.

101は半絶縁性GaΔS基板、102はソース・ドレ
イン領域、103は能動層、104はソースおよびドレ
イン電極、105はデルタ・ドープ・モノアトミック層
、106はゲート電極、107はゲート106とソース
・ドレイン領域102の間の中間領域である。デルタ・
ドープ・モノアトミック層105が無いと、中間領域1
07では、表面空乏層が形成され、これは、G a A
 s能動層103の表面をマイナス0.4〜0.9vに
バイアスしたのと同じ効果となり、このFETがEFR
Tならば、この部分で電流が流れなくなる。また。
101 is a semi-insulating GaΔS substrate, 102 is a source/drain region, 103 is an active layer, 104 is a source and drain electrode, 105 is a delta-doped monoatomic layer, 106 is a gate electrode, 107 is a gate 106 and a source/drain This is an intermediate area between areas 102. delta·
Without the doped monoatomic layer 105, the intermediate region 1
07, a surface depletion layer is formed, which is G a A
The effect is the same as biasing the surface of the s-active layer 103 to -0.4 to 0.9V, and this FET has an EFR.
If T, no current will flow in this part. Also.

FETがDFETであっても電流は減少させられる。デ
ルタ・ドープ・モノアトミック層105でイオン化する
ドナー不純物の数を、GaAs103の表面準位のうち
アクセプタとして活性化するものの数と等しくすれば、
空乏層は完全に無くなり、中間層107は理想的な状態
となる。例えば能動層103のシートキャリア濃度が1
〜2X10”■″″2で、しきい値がOvのEFETの
場合、中間層107は、1〜3にΩ/口個と低い抵抗値
を持つ。したがってこの部分に特別な細工をしなくても
良好なF E Tとして動作する。また、GaAs10
3の表面に空間電荷が無いため、ゲートとソースもしく
はドレイン電極の間には、本構造に起因する電界集中が
無く、従って中間領域107が相等の導電率を持つにも
かかわらず、ゲートの耐圧は高く保持される。また、表
面空乏層が無いので、これに起因する。ゲート端よりド
レイン寄りの所での電界集中が無く、これは、ゲート長
が短かくなったとき顕著になる長ゲート効果を防ぐ働き
をする。G a A sと5iftなどの絶縁膜の界面
にも、同様の空間電荷が存在するので、中間領域107
の表面が、これら絶縁膜で覆われている場合でも、デル
タ・ドープ・モノアトミック層は同様の効果があった。
Even if the FET is a DFET, the current is reduced. If the number of donor impurities ionized in the delta-doped monoatomic layer 105 is made equal to the number of surface states of GaAs 103 activated as acceptors, then
The depletion layer is completely eliminated, and the intermediate layer 107 is in an ideal state. For example, the sheet carrier concentration of the active layer 103 is 1
In the case of an EFET with a threshold value of ~2X10"■""2 and Ov, the intermediate layer 107 has a low resistance value of 1 to 3 Ω/unit. Therefore, no special processing is required for this part. also works as a good FET.Also, GaAs10
Since there is no space charge on the surface of 3, there is no electric field concentration caused by this structure between the gate and the source or drain electrode, and therefore, even though the intermediate region 107 has equivalent conductivity, the breakdown voltage of the gate is low. is held high. This is also due to the absence of a surface depletion layer. There is no electric field concentration nearer to the drain than the gate end, and this serves to prevent the long gate effect that becomes noticeable when the gate length becomes short. Similar space charges exist at the interface between Ga As and an insulating film such as 5ift, so the intermediate region 107
The delta-doped monoatomic layer had similar effects even when the surface was covered with these insulating films.

尚、上記デルタ・ドープ・モノアトミック層のキャリア
濃度が1表面壁位に起因する空間電荷密度より高くなっ
てしまうと、表面に導伝層ができてしまい、ゲートのリ
ーク電流が大きくなってしまう。したがって安全を見込
んで、表面の空間電荷層の電荷が反転しない程度のドー
ピング量のデルタ・ドープ・モノアトミック層を形成し
ておくのが好ましい、また、ゲート直下を除く、他の領
域の表面、例えば、ソース・ドレイン領域102の表面
に、このデルタ・ドープ・モノアトミック層105が存
在しても、素子特性に悪影響を与えることはない、この
デルタ・ドープ・モノアトミックはエピタキシャル成長
によって形成するが、その後同じ装置内で連続して絶縁
膜を被着すると、自然酸化膜の影響を受けない。そうで
ない場合は、自然酸化膜の厚さを見込 7んで、あらか
じめ下方に形成しておけば良い。また、ゲートの下部に
形成しない為には、ゲート形成後、このゲートをマスク
に選択エピタキシャル成長によって形成すれば良い。
Note that if the carrier concentration of the delta-doped monoatomic layer becomes higher than the space charge density caused by the surface wall, a conductive layer will be formed on the surface and the gate leakage current will increase. . Therefore, in consideration of safety, it is preferable to form a delta-doped monoatomic layer with a doping amount that does not reverse the charge of the space charge layer on the surface. For example, even if this delta-doped monoatomic layer 105 exists on the surface of the source/drain region 102, it will not have a negative effect on the device characteristics. Although this delta-doped monoatomic layer 105 is formed by epitaxial growth, If an insulating film is subsequently deposited in the same device, it will not be affected by the natural oxide film. If this is not the case, it is sufficient to take into account the thickness of the natural oxide film and form it below in advance. Moreover, in order not to form the layer under the gate, after the gate is formed, it may be formed by selective epitaxial growth using the gate as a mask.

第2図は、本発明による他の実施例である。能動層20
1はキャリア濃度が約2 X 10 ”cm−”と高く
、その膜厚は約10人と薄い。この上に、アンドープA
 Q X G al−x A s 202があり、ゲー
トと能動層を分離している。このようなFETにおいて
もデルタ・ドープ・モノアトミック層105は同様の働
きをし、良好なFETとなる。能動層の下に、アンドー
プG a A sバラフッ層あるいは、p型GaAs等
を有するFETについても、デルタ・ドープ・モノアト
ミック層は同様の改善効果がある。
FIG. 2 shows another embodiment according to the invention. active layer 20
No. 1 has a high carrier concentration of about 2×10 “cm−” and a thin film thickness of about 10 cm. On top of this, undoped A
QxGal-xAs 202 separates the gate and active layer. In such an FET, the delta-doped monoatomic layer 105 functions similarly, resulting in a good FET. The delta-doped monoatomic layer has a similar improvement effect on FETs having an undoped GaAs barrier layer or p-type GaAs under the active layer.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、化合物半導体の表面空間電荷密度を本
質的に低減できるので、表面に敏感な半導体デバイスの
特性を向上させることができる。
According to the present invention, the surface space charge density of a compound semiconductor can be essentially reduced, so that the characteristics of surface-sensitive semiconductor devices can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、第2図は本発明によるGaAs肚S F I
E Tの断面構造図である。
FIG. 1 and FIG. 2 show the GaAs S FI according to the present invention.
It is a cross-sectional structure diagram of ET.

Claims (1)

【特許請求の範囲】 1、表面もしくは絶縁膜との界面に、表面準位もしくは
界面準位による空間電荷が存在する半導体において、該
表面ないし該界面の少なくとも一部、あるいは該表面な
いし該界面から数原子層以内の1つの原子層の少なくと
も一部が、ドープ原子からなるデルタ・ドープ・モノア
トミック層であり、該空間電荷が、該デルタ・ドープ・
モノアトモツク層の無い場合より減少していることを特
徴とする半導体装置。 2、上記デルタ・ドープ・モノアトミック層中のイオン
化した不純物原子からなる空間電荷密度が、上記第1項
での空間電荷密度とほぼ等しく、かつ符号が反対である
ことを特徴とする特許請求の範囲第1項記載の半導体装
置。 3、上記デルタ・ドープ・モノアトミック層が、上記半
導体の表面ないし界面にあるとき、該デルタ・ドープ・
モノアトミック層による表面準位ないし界面準位からな
る空間電荷密度と、該デルタ・ドープ・モノアトミック
層中のイオン化したドープ原子による空間電荷密度がほ
ぼ等しく、その符号が互いに反対であることを特徴とす
る特許請求の範囲第1項記載の半導体装置。 4、上記半導体装置がMESFETであり、少なくとも
ゲート電極とソース電極ないしドレイン電極の間の半導
体表面ないし表面から数原子層以内には、上記デルタ・
ドープ・モノアトミック層が存在することを特徴とする
特許請求の範囲第1項、第2項又は第3項記載の半導体
装置。 5、上記絶縁膜が、該半導体の自然酸化膜であることを
特徴とする特許請求の範囲第1項、第2項、第3項又は
第4項記載の半導体装置。
[Claims] 1. In a semiconductor in which a space charge due to a surface state or an interface state exists on the surface or the interface with an insulating film, at least a part of the surface or the interface, or from the surface or the interface At least a portion of one atomic layer within a few atomic layers is a delta-doped monoatomic layer consisting of doped atoms, and the space charge is
A semiconductor device characterized in that the amount of the monoatomic layer is reduced compared to a case without a monoatomic layer. 2. A patent claim characterized in that the space charge density composed of ionized impurity atoms in the delta-doped monoatomic layer is approximately equal to and opposite in sign to the space charge density in the above item 1. A semiconductor device according to scope 1. 3. When the delta-doped monoatomic layer is on the surface or interface of the semiconductor, the delta-doped monoatomic layer
The space charge density formed by the surface level or interface level caused by the monoatomic layer and the space charge density caused by the ionized dope atoms in the delta-doped monoatomic layer are approximately equal, and their signs are opposite to each other. A semiconductor device according to claim 1. 4. The above-mentioned semiconductor device is a MESFET, and the above-mentioned delta
4. A semiconductor device according to claim 1, 2 or 3, characterized in that a doped monoatomic layer is present. 5. The semiconductor device according to claim 1, 2, 3, or 4, wherein the insulating film is a natural oxide film of the semiconductor.
JP32399687A 1987-12-23 1987-12-23 Semiconductor device Pending JPH01166569A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0271563A (en) * 1988-09-06 1990-03-12 Sony Corp Semiconductor device, insulated gate type field effect transistor and schottky gate type field effect transistor

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0271563A (en) * 1988-09-06 1990-03-12 Sony Corp Semiconductor device, insulated gate type field effect transistor and schottky gate type field effect transistor

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