JPS5814643A - デイジタル信号受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は受信データ誤り率が小さく信号品質劣化を招く
ことのない実用性の高いディジタル信号受信回路に関す
る。

雑音の加わったディジタル信号の最適受信方式の一つに
積分判定方式があり、特に上記雑音が白色ガクス絨音で
ある場合、誤り率の小さい最適受信が行ｖｔＬる。第１
図はこの方式を適用し次ディジタル信号受信回路の一構
成例を示すもので１雑音の加わったＮＲＺ信号を受信す
るものである。受信入力ディジタル信号は積分器ｌに供
給されると共に、クロック（ＣＫ）抽出器２に導びかれ
て上記信号中の周期Ｔなるクリック信号が抽出される０
このクロック信号は遅延回路ｊｔ介して微小時間（）τ
）だけ遅延されて、上記積分器１に印加さｎる０これに
よって、積分器１は、１周期の最初の微小期間、その積
分値ｔ　ＩＪ上セツトれ、その後上記受信入力デイジタ
ル信号管積分する。この積分動作が１周期毎に繰返して
行わｎ７）。しかしてこの積分器１の積分値出力は比較
器４に供給されて予め設定さＴＬ友比較基準電圧５と遂
次比較されている。

この比較基準電圧５の電圧値は、例えばＮＲＺ信号のレ
ベルが０（マ）から１（マ）の値をとるものとでれば”
／２　（Ｖ）に設定される。そして、比較器４は、前記
積分値出力が上記比較基準電圧値を越えたときに例えば
“１″ルベルの信号管、またそれ以外のときには“０”
レベルの信号を出力し、これをフリッププロップ６めゲ
ータ入力端子に与えている０このプリッププロップ６は
、前記クロック抽出器２で抽出さ詐たクロック信号の後
縁エツジでラッテ動作するものであり、従って前記比較
器４の判定出力は入力ディジタル信号の１周期の最後で
ラップされ、データ出力されることになる０ 従って、このように構成さｒした受信回路によれば、積
分器１による受信入力ディジタル信号の積分処理によっ
て、同信号に含すれる１周期間の鞍音成分が平均化され
、これＫよって絨音の１蕃の受けることのないデータ判
定が可能となる。

さて、このような受信回路をディジタル回路で実現する
場合、積分器１に導びかｎる波形歪音生じた受信人力デ
ィジタル信号ｔそ０１ビット周期（データ周期）Ｔより
短い周期／Ｎ（但し、Ｎ＞１）で上記信号ｔ−サンプリ
ングし、その値をレベル判定して“０”または“１ルベ
ルの信号１得、この信号ｔ１ビツート周期間Ｔに亘って
累積加算してディジタル積分値とすればよい０そして、
その積分値が所定値／２より大きい場合に、これ會デー
タ″１”として判定するようにすればよい０ 然し乍らこのようにして単純に受個回路ｔディジタル回
路化した場合、例えば受信信号の８／Ｎが低下すると、
クロック抽出器２による抽出クロック信号にジッタが生
じ、この結果データの畝り率が増加すると云う不都合が
ある。また受信信号がｐｓｘ信号の場合には、受信変調
信号と再生搬送波とを乗算検波した信号は先のＮＲＺ信
号と同様なものとなるが、変調信号が帯域制限されてい
ると上記乗算検波出力信号が正弦波的な波形となる０こ
の為、データの変換点付近では変調信号の振幅が小さく
なり、維音の影！＃１大きく受ける。従って検波出力で
あるペー・スノぐンド信号に多くのジッタが生じ、デー
タ１り率が非常に大きくなる不具合が生じた。

本発明はこのような事情を前置してなさｔ’ｔ、たもの
で、その目的とするところは、データ誤り率が小さく、
シカ１もディジタル的に簡謳に信号処理を行い得る実用
性の高いディジタル信号受信回路を提供することにある
。

本発明のＩ！要は、受信入力デイジタル信号を複数のタ
イムスロットに分割し、その信号レベルを判定してなる
信号列を１ビツトタイムスロット期間、つまり上記入力
ディジタル信号の１デ一タ周期間に亘って累積加算して
ディジタル積分するに際し、上記信号列に対してタイム
スロットに対応した重み付は処理を施こすようＫした硫
のであり、これＫよってデータ誤り率の改善を図って上
述した目的を効果的に達成したものである。

以下、図面全参照して本発明の一実施例につき説明する
。

第２図は本発明の第１の実施例を示す概略構成図であり
、時分割回路Ａ９乗算積分回路Ｂ。

比較判定回路Ｃ１そしてタイミング発生回路りによって
構成される。またこれらの各部回路ム。

Ｂ、Ｃ，Ｄは全て全ディジタル的に構成されている。

さて、受信入力ディジタル信号は、時分割回路ムに導び
かれると共に、タイミング発生回路りに導びかれている
。このタイミング発生回路りは、クロック再生回路１０
にて上記入力ディジタル信号中に含まれるクロック信号
を再生抽出し、同信号の１ビット周期に相当し次周期Ｔ
なるクロック信号ＣＫｉ出力している。このクロック信
号ＣＫ金入力する逓倍回路１１は、同りロック信号ＣＫ
ｔ−Ｎ逓倍し、周期１４なる高速クロック信号ＨＣＫを
生成し、これを前記時分割回路Ａおよび乗算積分回路Ｂ
にそれぞれ供給している。一方、前記クロック信号ＣＫ
は遅延回路１２に入力され時間τ、遅延されている。

またこの遅延回路１２による遅延出力は第２の遅延回路
１３に入力されて、更に時間τ、遅延されている０こ八
らの遅延回路１２．１３にょるクロック信号ＣＫの遅延
出力ＣＫ（Ｔｔ）　＃ＣＫ（ｔ＊）は後述するカウンタ
のリセット信号、カウント禁止信号として前記乗算積分
回路Ｂにそれぞれ与えられている。このようなタイミン
グ発生回路りが出力するタイミング制御された信号を受
けて受信入力ディジタル信号のデータ再生が行われる。

さて、時分割回路ムは例えばリミッティング増幅器によ
って構成される判定回路１４と、前記高速クロック信号
ＨＣＫを受けて２ツブ動作するフリップフロップ（ＦＦ
）１５によって実現される。判定回路１４は、維音によ
って波形歪を受けて受信入力ディジタル信号を所定のレ
ベルで弁別し、′１＃または０”レベルからなる信号に
波形整形しており、フリップフロップ１５はこの信号を
上記高速クロック信号ＨＣＫに従って複数のタイムスロ
ットに分割している。

これにより、時分割データの出力信号は周期シ翁のレベ
ル判定された時分割データとなる。

しか°して、この時分割回路Ａｉ介してデータ形式変換
さｒＬ次受信人カデイジタル信号の時分割データは、乗
算積分回路Ｂのゲート回路１６を介してカウンター１に
取込−１ｎている。このゲート回路１６は前記高速クロ
ック信号ＨＣＫを受けてゲート動作するもので、これに
より上記時分割さｎたデータが、そのタイムスロット毎
に抽出される。カウンター２は、このゲコト回路１６を
介して抽出されるデータを順次計数するものであるが、
その計数動作は前記遅延さｎ次りロック信号ＣＫ（、ｒ
ｌ）　’　　　（Ｔりにより制御さルている。即ち、ク
ロック信号ＣＫ（ｒｔ）はリセット信号としてカウンタ
１１に印加され、カウンタ１１は１デ一タ周期の開始か
ら時間τ１を経たとき、その計数値を「０」にリセット
さｎている。つまり、この時間τ１　に入力されるデー
タは、重み係数″０＃が乗ぜられて計数されることにな
り、実際にはカウンタ１１の計数には寄与しないように
なっている。ｔ−ｆＩ：、、このリセットタイミングか
ら時間τｔ　　ｔＨ過してカウンタ１１に印加されるク
ロック信号ＣＫ（Ｔｔ）は、インヒビット制御、つまり
カウンタ１１の計数動作を停止させるものであるＯ従っ
て、この時間τ暑　の間に入力さｎるデータは、重み係
数“１１が乗ぜられて計数に供され、この時間τ２に一
経過したのちに入力さｎるデータは再び重みＩＦ、ａ“
０＃が乗ぜられて計数に寄与しないように制御されるＯ
換言すｎば、上記時間τ。

の間だけデータが計数に供され、カウンタ１１はこの期
間データ“１′を累積的に計数することになる。ｔた重
み係数の付与は、カウンタ１２の計数を可能ならしめる
力為否かによって示さｆＬｉ上記分割され次タイムスロ
ットに応じて“０＃または“１″なる重み付けがデータ
に対して施され九ことになる。

しかしてカウンタ１ｒは、１デ一タ期間に夏って重み付
けさｒｔ、ｘデータを計数し、データ“１″の個数に相
当した計数値を得ることになる。特にこのように“０＃
あるいは“１＃なる重み付けを行う上述した例にあって
は、１デ一タ周期の前縁部および後縁部を除く安定した
中央部データ領域のデータを重要視した重み付けを行う
ことに相当する０そして、このような重み付けがなさＴ
したデータの計数値は比較判定回路Ｃの比較器１８に導
ひかれ、比較基準値と比較される０この比較基準値は、
上記したタイムスロット数がＮであり、計数に供するタ
イムスロット数がＭ（Ｎ）Ｍ）であることから例えばＭ
／２に設定さｎるＣそして比較器１Ｂでは、カウンタ１
７による計数値がＮ／２を越えるとき、これをビットデ
ータが＃１＃であると判定して″１＃データを出力し、
そ几以外のときには“Ｏ″データ出力する。この判定デ
ータはブリップフロップ１９にラッチさｎたのち、出力
さｎる。

第３図（−）〜０）は上記第２図に示す回路の動作を示
す信号波形図であり、同図（ａ）は波形歪を生じたＮＲ
Ｚ信号からなる受信入力ディジタル信号を示しており、
同信号は時分割回路Ａにおいて同図価）Ｋ示す如くレベ
ル判定される。また第３図（ｃ）は上記受信入力ディジ
タル信号力・ら再生されたクロック信号ＣＫ、同図（ｄ
）は上記クロック信号ＣＫ′ｔ−逓倍してなる高速クロ
ック信号ＨＣＫ、そして同図（ｅ）　、　（ｆ）はそｎ
ぞれ遅延クロック信号ＣＫ（Ｔ＋）’　ＣＫ（ｒりの信
号波形を示しているＯしρ）してカウンタ１１は、第３
図（ｂ）に示される信号を同図（ｄ）に示す高速クロッ
ク信号ＨＣＫによって分割され邂タイムスロットで抽出
してこれを計数し、第３図（ｇ）に示す如き計数値を得
るＯこの例ではＭ＝５であるから、比較器１８では５／
！ヲ比較基準値として上記計数値を比較しており、計数
値が５／２ｔ−越えたとき第３図（ｈ）に示すように判
定出力を得ている。そしてこの判定出力は、１デ一タ期
間遅れたタイミングで前記ブリップフロップ１９にラッ
チされ、第３図（１）Ｋ示すように出力される。

以上のように本回路によれば、複数のタイムスロットに
分割したデータＫ“１＃またはＯ＃の重み付けをして、
これをカウンタノｒにより計数している。この実施例で
は、カウンタ１ｒによるデータの計数を許容するか否か
の制御が上記“１”ｔｘは“０＃の重み付けに相当する
。

この重み付けによってデータ変換点付近の緘音影響の多
いデータ管無効とし、データ中央部の判定結果をディジ
タル的に積分して、その積分結果力１らデータ判別する
ことになるので、従来のようなジッタや変調信号の振幅
が小さい故に生シるベースバンド信号のジッタに起因す
るデータの判定誤りを大幅に少なくすることができる。

つまりデータの誤り率の大幅な改善管図り得る。しかも
、上述した重み付は処理と云う簡易な信号処理によって
大きな効果を期待することができる。

第４図は上記カウンタ１ｒにおけるデータ計数期間とデ
ータ期間（１ビット周期）との比を変化させたときのビ
ット誤り率につき実験した結果を示すもので、横軸に上
記比、縦軸にビット誤り率を示しである０この実験結果
から明らかなように、上記比Ｒｔ−０，７程度にした場
合、つまりデータ変換点付近の重み係ｉｔ−“θ″とし
た場合、ビット誤り重金大幅に改善することが可能とな
る。尚、Ｒ＝０とすることは、データの瞬時判定を意味
するが、この瞬時判定に比較しても本回路のビット誤り
率改養効来が非常に大きいことが明らかである０従って
、本回路における重み付は処理は、ビット誤り率改善に
対して、簡易で且つ非常に大きな効果が奏せられること
が裏付けられる０ さて、第５図は本発明の第２の実施例を示す要部構成図
で、乗算積分回路ＢＯ別の構成例を示している。ここに
示されるものは、複数のタイムスロットに分割され次デ
ータを乗算器２０に入力し、メそり２１から順次タイム
スロットに対応して読出される重み係数を乗じたのち、
この乗算出力を加算器２２に入力して累積加算するよう
に構成したものである０この加算器２２は、クロック信
号ＣＫの立上り点でリセットさｎるもので、この加算器
２２の出力を判定する比較判定回路Ｃは、このリセット
直前の加算値データ全判定検′出する如く構成されるｏ
ｆたメモリ２ノは、高速クロック信号ＨＣＫに同期して
予め設定さｒＬ次重み係数を順次読出すものである。

η１くしてこのような乗算積分回路Ｂを備えた信号受信
回路に、例えば第６図（ａ）に示すようにデータによっ
て三角波の極性が変化する受信入力ディジタル信号を入
力するものとすれば、同信号は時分割回路Ａにて第６図
（ｂ）に示すようにレベル判定される０またタイミング
発生回路りは上記ディジタル信号から、第６図（Ｃ）に
示すりロック信号ＣＫ管抽出し、このクロック信号ＣＫ
に従って同図（ｄ）に示す高速クロック信号ＨＣＫＱ生
成している。メモリ２１は、この高速りｐツク信号を受
けてｊＩ　６　Ｅ　（、）に示すように重み係数を例え
ばｒｌＪｒ２ＪＩ−３Ｊｒ４Ｊｒ５ｊｒ４Ｊ・・・と云
うように読出しており、乗算器２ｏにて入力信号の重み
付けがなされることになる。従って、この重み付けされ
たデータの加算器２２による累積加算値は第６図（ｆ）
に示すように変化し、従って、１デ一タ周期終了直前の
累積加算値を所定値と比較してデータ判定すれば、同図
（ｇ）　Ｋ示す如き出力データを得ることができる。

つまり、入力ディジタル信号のｓ／Ｎは、三角波の各時
刻における振幅によって異なることから、その振幅に対
応した（ここでは比例した例を示す）重み付は管行った
のち、ディジタル積分してそのレベル判定するととＫよ
って、効果的なデータ再生が行われる。そして、この場
合にあっても先の実施例と同様にピッ）誤り率の大幅な
改ｅｔＷＡることが可能となる。

尚、メモリ２１に予め設定する重み係数は、受信入力デ
ィジタル信号の波形に応□じて定めておけばよく、受信
対象とする信号もＮＲＺ信号に限定されるものではない
。ま几ここでは、乗算器２０は、判定出力データが１＃
なるとき、重み係数値をデータ出力し、上記データが“
０”なるとき、重み係数値を極性反転してデータ出力す
る例につき示したが、特に限定されないことは云うまで
もないＯ 以上、本発明に係るディジタル信号受信回路の実施例に
つき説明したが、本発明はこｎらの実施例にのみ限定さ
れるものではない。例えば第７図に示すように２つのカ
ウンタ２３．１４を用い、これらの計数動作期間を先の
実施例と同様に規定して“０”ｔたは“１′なる重み付
けを施こすようにし几上で、一方のカウンタ２３でフリ
ップフロップ１５０判定出力の′１″データを計数し、
他方のカウンタ２４で上記判定出力の“０″′データを
計数するようにしてもよい。そして、これらのカウンタ
ｚｓ、ｚａ。

各計数値上１データ周期終了タイミングにて比較器２５
により相互比較し、計数値の大きい側のデータとしてデ
ータ判定す扛ば先の各実施例と同様な効果が奏せらｎる
〇 また第８区に示すようにアップダウンカウンタ２６を用
い、フリップフロップ１５の判定出力が“ｌ＃なるとき
にアップカウント、逆に判定出力が“０″なるときにダ
ウンカウントして、１デ一タ周期終了時に計数値が正で
あるか苦力・１に！Ｐ（Ｉ定器２２にて判定してデータ
再生するようにじてもよい（ｌこの場合におっても、ア
ップダウンカウンタ２６の計数動作許容期間を定めて判
定出力に対する重み付は処理を行うことは勿論のことで
ある。

また実施例では、受信入力ディジタル信号からクロック
信号を抽出し、こｎｔ逓倍して高速クロック信号を生成
したが、具体的には第９図に示すようにタンク回路３１
ｆ用いて入力ディジタル信号の共振出力を抽出し、この
共振出力を判定器３２を用いて波形整形したのち五倍器
３３を介して高速クロック信号を得るようにすればよい
○ ま次第１０図に示すように発振器３４、分局器３５、位
相比較器３６、低域テ波器３７を用いてＰＬＬ回路全構
成し、判定器３８を介して波形整形して取出さｎる受信
入力ディジタル信号のクロック成分と位相比較してルー
プ全安定化させた状態で、上記発振器３ｄから高速クロ
ック信号ｔ−堆出すようにしても良いことは勿論のこと
である。

更には受信される信号がＰＳＫ信号やＦＳＫ信号である
場合には、その搬送波信号をそのまま高速クロック信号
として用いることもできるＯ従って、この場合にはタイ
ミング発生回路りの構成全大幅に簡易化することができ
、実用的利点が多大である。要するに本発明はその要旨
を逸脱しない範凹で種々変化して実施することができ、
重み付けの係数設定等、仕様に応じて定めればよい。

以上詳述した↓うに本発明によれば、比較的簡易にして
データ（ビット）誤り率の大幅な改善を図ることができ
、極めて効果的に全ディジタル回路化を可能とする等の
絶大なる効果を奏する実用性の高いディジタル信号受信
回路をここに提供することができる。

【図面の簡単な説明】

第１図は従来回路の一例を示す回路構成図、第２図は本
発明の菖１の実施例を示す概略回路構成図、第３図（ａ
）〜（１）は第２図に示す実施例回路の動作波形図、第
４図はビット誤り率の改善効果會示す実験データの特性
図、第５図は本発明の第２の実施例１示す要部構成図、
第６図（１）〜（ｇ）は第５図に示す実施例回路の動作
波形図、第７図および第８図はそれぞれ乗算積分回路の
別の構成例管示す図、第９図および第１０図はそれぞれ
高速クロック信号生成用の回路の構成例を示す図である
Ｏ Ａ・・・時分割回路、Ｂ・・・乗算積分回路、Ｃ・・・
比較判定回路、Ｄ・・・タイミング発生回路、１０−１
゜クロック抽出回路、１１・・・逓倍回路、１２゜１３
・・・遅延回路、１４・・・判定回路、１５．１９・・
・フリップフロップ、１６・・ゲート回路、１１・・・
カウンタ、１８・・・比較器、２ｏ・・・乗算器、２１
・・・メモリ、２２−°・加算器、２３．２４・・・カ
ウンタ、２５・・・比較器、２６°°°アツプダウンカ
ウンタ、２Ｔｉ−°゛判定器、３１・・・タンク回路、
３２・・・判定器、３３・・・髪倍回路、３４・・・発
振器、３５・・・分周器、３６・・位相比較器、３１・
・・低域ν波器、３８・・・判定器○

Claims (3)

【特許請求の範囲】
1. （１）　　受信入力ディジタル信号を複数のタイムスロ
   ットに分割して各タイムスロットにおける信号レベルを
   判定する時分割回路と、この時分割回路でレベル判定さ
   れた信号に上記タイムスロットに応じて所定の重み付け
   ｔ行う乗算回路と、この乗算回路で重み付は島理され次
   信号會前記受信入力ディジタル信号の１ビツトタイムス
   ロット期間積分する積分回路と、この積分回路によって
   求められた積分値出力音所定値と比較して信号弁別する
   比較回路と會具備し次ことを特徴とするディジタル信号
   受信回路。
2. （２）乗算回路による重み付けは、重み係数″０＃を危
   は“１１を１ビツトタイムスロット期間のタイムスロッ
   トに応じて乗じるものである特許請求の範囲第１項記載
   のディジタル信号受信回路。
3. （３）受信入力ディジタル信号を複数のタイムスロット
   に分割するタイムスロット信号は、上記受信入力ディジ
   タル信号の搬送波成分を再生して得るものである特許請
   求の範囲第１項記載Ｏディジタル信号受信回路。