JPS5814227A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPS5814227A JPS5814227A JP56111619A JP11161981A JPS5814227A JP S5814227 A JPS5814227 A JP S5814227A JP 56111619 A JP56111619 A JP 56111619A JP 11161981 A JP11161981 A JP 11161981A JP S5814227 A JPS5814227 A JP S5814227A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- timing
- clock
- storage circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、論理制御装置のタイミング発生回路に関す
るものである。
るものである。
従来この柚の回路として第１１！ｌ！：ｌに示すものか
あつ”た。図において、（１）は基本のクロック信号を
発生するクロック発振器、（２）はクロック発振器（１
）かからのクロック信号（４）を２〜２ｎに分局する分
局器、（３）は分局器（２）の出力（５）から必要とす
るタイミング信号（６；を取出すためのゲート回路であ
る。
あつ”た。図において、（１）は基本のクロック信号を
発生するクロック発振器、（２）はクロック発振器（１
）かからのクロック信号（４）を２〜２ｎに分局する分
局器、（３）は分局器（２）の出力（５）から必要とす
るタイミング信号（６；を取出すためのゲート回路であ
る。
次に動作について説明する。クロック発振器（１）によ
って発生したクロック信号（４）は、分局器（２）のク
ロック入力に印加され、分局器（２）にて分周され、ク
ロック信号（４）の周期Ｔに対し周期２Ｔ〜２Ｔ′・Ｔ
の分局信号（５）となる。この分周信号（５）をゲート
回路（３）のゲート素子にて組合せることにより必要と
するタイミング信号（６）が取出せる。
って発生したクロック信号（４）は、分局器（２）のク
ロック入力に印加され、分局器（２）にて分周され、ク
ロック信号（４）の周期Ｔに対し周期２Ｔ〜２Ｔ′・Ｔ
の分局信号（５）となる。この分周信号（５）をゲート
回路（３）のゲート素子にて組合せることにより必要と
するタイミング信号（６）が取出せる。
従来のタイミング発生回路は以上のようにＩＩＰ成され
ているので、信号のタイミングを斐更する堝合、ゲート
回路の論理を１更しなければならず、回路のｑ更か必要
、で、また、回路の汎用性がないなどの欠点があった。
ているので、信号のタイミングを斐更する堝合、ゲート
回路の論理を１更しなければならず、回路のｑ更か必要
、で、また、回路の汎用性がないなどの欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、ゲート回路の代わりにプログラム
可能な記憶回路を用いることにより、信号のタイミング
倹更に対し柔軟性を持たせ、また１回路の汎用性を得る
ことができるタイミング発生回路を提供することを目的
としている。
めになされたもので、ゲート回路の代わりにプログラム
可能な記憶回路を用いることにより、信号のタイミング
倹更に対し柔軟性を持たせ、また１回路の汎用性を得る
ことができるタイミング発生回路を提供することを目的
としている。
以下、この発明の一実施例を図について説明する。第２
図において、１１）は基本のクロック信号（４）を発生
するクロック発振器、（２）は上Ｐクロック信号（４）
を２〜２ に分局する分局器、（５）は分局器（２）に
て分周された分周信号、（６）は本回路の出力信号であ
るタイミング信号、（７）はプログラムが可能な記憶回
路、（８）は記憶回路（７）の出力信号の遅延量を補正
するラッチ回路である。
図において、１１）は基本のクロック信号（４）を発生
するクロック発振器、（２）は上Ｐクロック信号（４）
を２〜２ に分局する分局器、（５）は分局器（２）に
て分周された分周信号、（６）は本回路の出力信号であ
るタイミング信号、（７）はプログラムが可能な記憶回
路、（８）は記憶回路（７）の出力信号の遅延量を補正
するラッチ回路である。
次に動作について説明する。
クロック発振器（１）にて得た周期Ｔなるクロック信号
＋４１は、分局器（２）のクロック入力に印加され、周
期２Ｔ〜２ｎ−Ｔの分周信号（５）が得られる。そして
この分周信号（５）は、記憶回路（７）のアドレス信号
として利用する。
＋４１は、分局器（２）のクロック入力に印加され、周
期２Ｔ〜２ｎ−Ｔの分周信号（５）が得られる。そして
この分周信号（５）は、記憶回路（７）のアドレス信号
として利用する。
記憶回路（７）には、あらかじめ必要なタイミング信号
に相当するデータを記憶してあき、アドレス値が時間に
応じて進むに従い、記憶されていたデータを読出し、ラ
ッチ回路（８）にて記憶回路（７）内での遅延量を補正
することにより、タイミング信号（６）が取出せる。
に相当するデータを記憶してあき、アドレス値が時間に
応じて進むに従い、記憶されていたデータを読出し、ラ
ッチ回路（８）にて記憶回路（７）内での遅延量を補正
することにより、タイミング信号（６）が取出せる。
例えば、９ＪＪ３図に示すタイミング信号（６）が必要
な場合、記憶回路（７）に第４図に示すデータａ１）を
記憶しておき、アドレスを時間が進むに従い、Ａ１゜Ａ
２．・・・Ａｌ１と進めていけは上記タイミング信号（
６）が取り出せるうなお、第３，４図中の０〔はタイム
スロットである。
な場合、記憶回路（７）に第４図に示すデータａ１）を
記憶しておき、アドレスを時間が進むに従い、Ａ１゜Ａ
２．・・・Ａｌ１と進めていけは上記タイミング信号（
６）が取り出せるうなお、第３，４図中の０〔はタイム
スロットである。
以上のように、この発明によれば、プログラムが可能な
記憶回路を用いてタイミング発生回路を構成したので、
記憶回路のデータを変更することにより任意のタイミン
グ信号を容易に得ることができ、回路の簡素化及び汎用
性が得られる効果がある。
記憶回路を用いてタイミング発生回路を構成したので、
記憶回路のデータを変更することにより任意のタイミン
グ信号を容易に得ることができ、回路の簡素化及び汎用
性が得られる効果がある。
第１図は従来のタイミング発生回路の回路図、第２図は
この発明の一実施例によるタイミング発生回路の回路図
、第３図は上記実施例により得ようとするタイミング信
号を示す図、第４図＋ｉそれを得るための記憶回路のデ
ータを示す図である。 （１）・・・クロック発振器、（２）・・・分局器、（
４）・・・クロック信号、（５）・・・分局信号、（６
）・・・タイミング信号、（７）・・・記憶回路。 なお図中、同一符号は同−又は相当部分を示す。 代 理 人 葛 野 信 −第
１図 第２図 第３図 第４図
この発明の一実施例によるタイミング発生回路の回路図
、第３図は上記実施例により得ようとするタイミング信
号を示す図、第４図＋ｉそれを得るための記憶回路のデ
ータを示す図である。 （１）・・・クロック発振器、（２）・・・分局器、（
４）・・・クロック信号、（５）・・・分局信号、（６
）・・・タイミング信号、（７）・・・記憶回路。 なお図中、同一符号は同−又は相当部分を示す。 代 理 人 葛 野 信 −第
１図 第２図 第３図 第４図
Claims (1)
- （１） クロック信号を発生するクロック発振器と、
上記クロック信号を分局する分局器と、こ′の分局器の
出力がアドレス信号として入力されて読み出し出力とし
てタイミング信号を出力するプログラム可能な記憶回路
とを備えたことを特徴とするタイミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111619A JPS5814227A (ja) | 1981-07-16 | 1981-07-16 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111619A JPS5814227A (ja) | 1981-07-16 | 1981-07-16 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5814227A true JPS5814227A (ja) | 1983-01-27 |
Family
ID=14565906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111619A Pending JPS5814227A (ja) | 1981-07-16 | 1981-07-16 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814227A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048613A (ja) * | 1983-08-26 | 1985-03-16 | Zeniraito V:Kk | 信号発生回路 |
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5072549A (ja) * | 1973-10-29 | 1975-06-16 | ||
| JPS52149933A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Pulse generator using memory unit |
-
1981
- 1981-07-16 JP JP56111619A patent/JPS5814227A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5072549A (ja) * | 1973-10-29 | 1975-06-16 | ||
| JPS52149933A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Pulse generator using memory unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048613A (ja) * | 1983-08-26 | 1985-03-16 | Zeniraito V:Kk | 信号発生回路 |
| JPH0155779B2 (ja) * | 1983-08-26 | 1989-11-27 | Zeni Lite Buoy Co Ltd | |
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
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