JPS58119022A - 遅延制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ある基準時刻から指定した時間間隔を以っ
て所定の出力を遅延実行する遅延制御装置において、実
行データと実行時刻データの記憶を目的とするメモリ回
路の出力側に減算回路を設け、メモリ回路の出力である
実行時刻データから遅延すべき制御実行時刻の１分解能
すなわちメモリをアドレス制御するクロックのル−ト分
を減算させるように動作せしめ。

減算結果が０である場合に遅延実行出力制御を誤りなく
確実に指定した遅延時刻に実行するように１〜．さらに
は上記減算結果が０（零）より大なる場合には、この結
果すなわちメモリ回路の出力である実行時刻データから
メモリをアドレス制御するクロックのル−ト分を減算し
た実行時刻データをメモリ回路へ再書き、込みさせ、そ
の後所定のメモリ回路のアドレス制御により、メモリに
記憶されている実行時刻データを減算回路へ出力させ、
上記した減算を繰り返させることによって、減算結果が
０のときに実行出力させるという一連の遅延制御を実行
するようにした点を特徴とするものである。

一般に、ある基準時刻から指定した時間間隔を以って遅
延実行する制御回路では指定遅延時刻を例えばメモリ回
路に記憶し、一連のアドレス制御によりメモリ回路の出
力に遅延すべき実行時刻を読み出し、この読み出した出
力と任意に設定可能なある基準時刻から同様に任意に設
定可能なある一定の間隔を以って計数している基準時刻
計数用カウンタの出力とを比較し、この比較結果が一致
している場合に所定の出力を指定した遅延時間を以って
得るようになっている。

第１図は従来の遅延制御装置を示し、（１）は基準時刻
計数用カウンタで、この基準時刻計数用カクンタ（１）
は、任意に設定可能な基準時刻信号入力を計数動作開始
時刻として、基準時刻信号入力及び任意に設定可能なあ
る一定の間隔をもったクロック人力とを例えばアンドゲ
ート回路（２）會通すことによって、基準時刻信号ＴＳ
が１１１　　の信号の場合のみ出力される計数用クロッ
クＯＬにより機能を果すものである。（３）は実行時刻
データＥＴを記憶するメモリ回路（４）のアドレスを制
御する回路であり、これは基準時刻計数用クロックより
も数倍速い周期率を持つクロックＨＯによりメモリ回路
の全アドレスを順次出力し、メモリ回路（４）の書き込
み及び読み出しをアドレス制御するために設けられてい
るものである。メモリ回路＋４１　Ｋは指定した実行デ
ータＥＴ及び実行データＥＤを、１獣次出力されるアド
レス制御回路（３）のアドレス指定により書き込み、記
憶してあり、やはりアドレス制御回路からのアドレス指
定により、　ｌｌｌｌｉｌ次メモリ回路から実行時刻デ
ータＥＴ及び実行テークｇＤを読み出せるようになって
いる。このメモリ回路から読み出された指定実行時刻デ
ータＦ、　Ｔ−と前述した基準時刻計数用カウンタの出
力データとを比較回路（５）において比較し、この比較
した結果が一致している場合には、ある任意に設定した
基準時刻から指定した遅延すべき時間だけ経過したもの
と判断して、遅延実行出力制御信号ＤＳを発生し、この
制御信号ＤＳを実行データ出力発生回路【６）へ供給す
ることにより、所定の実行出力ＥＯを得るものである。

従来は、このように基準時刻用計数カウンタの出力デー
タと指定した遅延実行時刻を記憶しているメモリ回路か
ら読み出す時刻データとを単に比較するものであるから
、比較後発生する遅延実行出力制御信号ＤＳは実際に遅
延実行すべき時刻よりも遅れてしまい、この遅れを無視
するか、もしくはメモリ回路に実行時刻データを供給す
る時点で遅れ分の補正をしなければならず厄介であり、
実行に対する誤りの要因ともなり得る。

また、連続的に遅延実行出力を得ようとする場合、当然
のことながら実行出力信号発生中はメモリ回路の読み出
しを含めて次の出力信号発生のだめの一連の制御動作を
実施できない状態にあり、この時間帯の空白外も指定し
た遅延実行時刻に対する遅れの要因となり、この空白を
補償するために例えばメモリ回路のアドレス制御回路を
動作させるクロックパルスの周期率を益々高速にしなけ
ればならず、誤り発生の大きな原因ともなる。

この発明の目的はこのような従来の欠点を除去（７，遅
延実行に対して誤りのない安定な動作を行うことができ
る遅延実行制御装置を提供することにある。

そこでこの発明においては実行データと実行時刻データ
を記憶しているメモリ回路の出力を減算回路に与え、こ
の減算回路において遅延すべき制御実行時刻の１分解能
、すなわちメモリ回路をアドレス制御するクロックのル
−ト分、メモリ回路の出力である実行時刻テークから減
算させ、この減算結果が０と等しい場合にある任意に設
定した基準時刻から指定した遅延すべき時間だけ経過し
たものと判断して、所定の出力り・得るようになすもの
である。

第２図はこの発明の一実施例金示し、（７）は実行デー
タ及び実行時刻データを記憶するメモリ回路（８）のア
ドレスを制御する回路であり、クロックｃ１によりメモ
リ回路の全アドレスを順次出力し、メモリ回路の書き込
み及び読み出しをアドレス制御するために設けられてい
るものである。メモリ回路（８）には指定した実行時刻
データｅｔ及び実行データｅｄ（７，順次出力されるア
ドレス制御回路（７）のアドレス指定により書き込み、
記憶してあり、やはりアドレス制御回路からのアドレス
指定により、順次メモリ回路から実行時刻データｅｔ及
び実行データｅｄを読み出せるようになっている。（９
）は減算回路であり。

メモリ回路から読み出された実行時刻データｅｔを遅延
すべき制御実行時刻の１分解能すなわちメモリをアドレ
ス制御するクロックのル−ト分減算するものである。

００は比較回路であり、前記の減算結果が０と等しいか
又はＯより大なることを検出するものであシ、減算結果
が０と等しい場合には遅延実行出力制御信号ｄａ’５発
生、実行データ出力発生回路０υへ供給し、減算結果が
０よυ大なる場合にはメモリ回路へ減算した新しい時刻
データｅｔ１を供給し直すものである。実行データ出力
発生回路（ｌυにはメモリ回路からの実行データが蓄積
されており、前記の制御信号ｄｓにより。

所定の実行出力ｅｏを得るものである。

すなわち、比較回路（Ｉｎにおける減算結果が０より犬
なる場合には減算した実行時刻データｅ１＋をメモリ回
路へ戻して、最初に書き込まれたときと同一のアドレス
のメモリに再度記憶させ、前記に示した内容の動作を繰
り返し、減算後の比較４．結果がＯと等しくなるまで続
けることにより、一連の遅延制御を行うものである。

以上説明したごとく、この発明によれば基準時刻信号が
不要であり、クロックも一種類のみで動作させることが
でき、実に簡単な回路構成で実現できる。

また、遅延実行すべき時刻に対する遅れは理論的には回
路構成上当然発生する誤差分のみであり、この値は全く
無視できる程に小さく、シたがって誤りのない安定な遅
延制御を実行することかできる。

【図面の簡単な説明】

第１図は従来の遅延制御装置を示すブロック図、第２図
はこの発明による遅延制御装置の一実施例を示す系統図
であり、（１）は基準時刻計数用カウンタ、（２）はア
ンドケート回路、（３）はアドレス制御回路、（４）は
メモリ回路、（５）は比較回路、（６）は実行データ出
力発生回路、（７）はアドレス制御回路、（８）はメモ
リ回路、（９）は減算器、α値は比較回路９ａ１）は実
行データ出力発生回路である代理人　　葛　野　信　− 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 遅延すべき実行データ及び遅延制御実行時刻データを記
   憶するメモリ回路と、クロック信号により上記メモリ回
   路の全アドレスを順次出力してメモリ回路の書き込み及
   び読み出しを制御するアドレス制御回路と、メモリ回路
   より読み出された遅延制御実行時刻データからメモリ回
   路をアドレス制御するクロックのル−ト分減算する減算
   回路と、この減算回路による減算結果が零と等しいか、
   又は零より大なることを比較検出する比較回路と、減算
   結果が零と等しい場合に上記比較回路から発生される遅
   延実行出力制御信号により所定の遅延制御実行データを
   出力する実行データ出力発生回路と、上記減算結果が零
   より犬なる場合に減算した遅延制御実行時刻データをメ
   モリ回路へ再書き込みさせるように構成したことを特徴
   とする遅延制御装置。