JPS5813921B2 - シ−ケンスソウチ - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル分周回路を用いたシーケンス装置に
関するものである。

従来、シーケンス実行過程における各ステップの所要時
間はコンデンサと抵抗による積分回路を用いた単安定マ
ルチバイブレークを直列あるいは並列に複数個使用し、
ステップ毎に任意の単安定マルチバイブレータを作動せ
しめて各ステップに所要の時間を得て歩進されるのが普
通であった。

このように単安定マルチバイブレータを用いたシーケン
ス装置においては電源変動に対してワンショツ１時間が
少なからず変動し、正確な時間間隔でシーケンスを実行
したい時は非常に問題であり、周辺の雑音により誤動作
することも起りうる。

さらに積分回路の為、長時間のワンショツ１時間を得た
い場合には大容量のコンデンザと、放電のため次の動作
を行なうに必要な回復時間という無駄な時間が必要であ
った。

また，これら単安定マルチバイブレーク群の入出力ポイ
ント選択のプログラムが複雑で装置自体も大型になると
いう欠点を免れなかった。

本発明はそのような従来例の欠点を除去するようにした
もので、シーケンスの実行過程を広範囲に正確かつ任意
の時間間隔で実行しうるようにしたシーケンス装置を提
供するものである。

以下に、その実施例を図面と共に説明する。

第１図において、ＩＡ，１Ｂ，ＩＣ，ＩＤはＯＲ（オア
）ゲート回路２Ａ，２Ｂ，２Ｃ，２Ｄを介して複数段（
本実施例ではＤＶ，〜ＤＶ４０４段）縦続接続された分
周回路群であり，１Ａは最終段の分周回路（ＤＶ１）と
なっている。

３Ａ，３Ｂ，３Ｃ，３Ｄは上記各ＯＲゲーｌ回路２Ａ，
２Ｂ，２Ｃ，２Ｄの一方の入力側に加えられるＡＮＤ（
アンド）論理回路群で、これらの一方の入力側に例えば
周波数がＩＫＨｚの発振器（ＯＳＣ）５の発振パルスを
入力する。

４Ａ，４Ｂ，４Ｃ，４Ｄは上記ＡＮＤ論理回路群３Ａ，
３Ｂ，３Ｃ，３Ｄの各入力側に各々接続され、発振パル
スを制御するインバータ回路群である。

６はＡＮＤ回路．７は分周回路増設入力端子で本実施例
では偽Ｌに固定する。

９は前記最終段の分周回路（ＤＶ，）ＩＡにより作動さ
れるカウンタ１２の出力に接続されたデコーダ回路、１
１はリードプログラム板で、デコーダ回路出力である各
ステップに必要な時間をデコーダ回路９の出力のダイオ
ード１０と上記インバータ回路４０入力に接続された抵
抗８によりＡＮＤ論理回路を構成するごとくプログラム
される。

抵抗８の一端は論理回路の電源（−■）に接続されてい
る。

１３はシーケンス開始指令信号１５により十ツＩされ、
テコーダ回路９の出力をシーケンス完了指令信号１４と
して使用し、リセットされるフリツプ・フロツプ回路（
ＦＦ）である。

１６は分周回路群１Ａ〜１Ｄに電源投入時のみ使用さる
イニシャルリセット信号線である。

次に本装置の動作について第２図のタイムチャートを参
照して説明する。

なお、分周回路群１Ａ〜１Ｄは如何なる分周波をうるも
のであってもよいが、本実施例では全て１％２分周回路
を使用した場合で述べる。

先ずシーケンス開始指令信号１５によりフリソプ・フロ
ツプ回路１３が七ツ１されると，七ツ１と同時にカウン
タ１２のリセット状態を解除し、ＡＮＤ回路６を開にし
、この入力に加えられる発振器５の発振パルスを出力す
る。

一方、カウンタ１２の出力端Ａ−Ｄに接続されたデコー
ダ回路９はカウンタ情報に対応せるデコーダ回路９の出
力＋０＋を指示（状態一真Ｌ）する。

ここでデコーダ回路９の各出力端に接続されたダイオー
ド１０はリードプログラノ板１１を介してエンコードす
るごと＜ＡＮＤ論理回路を構成し、インバータ回路４Ａ
〜４Ｄのいずれかに導かれている。

従ってデコーダ回路９の出力ＩＯＩが指示するインバー
タ回路４Ｂを作動し、これに対応せるＡＮＤ論理回路３
Ｂから発振パルスを入力して分周回路１Ｂおよび１Ａを
シリアルに作動する。

一記２つの分周回路において所定の分周（１％４）を得
ると分周回路１Ａの分周出力パルスによりプウンタ１２
を歩進する。

するとデコーダ回路９の出力＋ｉｎが指示され、リード
プログラム板１１を介してインバータ回路４Ａを作動し
、これに差応せるＡ■Ｄ論理回路３Ａから発振パルスを
人ノするようになる。

これにより分周回路１Ａのみ力作動され、所定の分周（
１／！分周）を得るとカウンタ１２を作動、デコーダ回
路１２の出力′２′が指示される。

この出力はインバータ回路４Ｄにノログラムされており
、ＡＮＤ論理回路３Ｄから饗振パルスを人力するように
なり、分周回路群１Ｄ〜１Ａをシリアルに作動して所定
の分周（１％１６分周を得ると分周回路１Ａの分周パル
スにより、さらにカウンタ１２を歩進する。

さらに以下同様の動作によってデコーダ回路９の出力゛
３”、゛４”、／・・１ＮＩの順で動作抄態が移行する
。

しかし、今、所望のデコーダ回銘９の出力が゛４′まで
（ステップ数−５）であるとするとフリツプ・フロツプ
回路１３のシーケンス完了指令信号１４は次のデコーダ
回路９の出力゛５”に接続されているから、カウンタ１
２が歩進されてデコーダ回路９の出力゛５′が指示され
るや否やフリツプ・フロツブ回路１３がリセットされる
。

これにまりカウンタ１２をリセット状便にすると同時に
ＡＮＤ回路６の一方の入力端に接続された発振器５の発
振パルスが禁止されてシーケンスを完了する。

従って電源投入時に分周回路群１Ａ〜１Ｄにイニシャル
リセット信号線１６より一斎にイニシャルリセット信号
を印加すれば、実行後は常にすべての分周回路はり七ツ
１状態にあり、シーケンス開始指令信号を与えるだけで
継続して繰り返し使用することができる。

なお、上記実施例は阿分周回路を縦続接続し、２ｍｓｅ
ｃ，４ｍｓｅｃ，８ｍｓｅｃ，１６ｍｓｅｃを得る例で
あるが、１昂１０分周回路（］Ｏｍｓｅｃ、１００ｍｓ
ｅｃ，１ｓｅｃ、１０ｓｅｃ）、１％２分周回路と１％
５分周回路の組み合わせなどを用いてもよい。

以上のように本発明によれば非常に簡単な構成で、シー
ケンスの各ステップに所望の時間間隔を各１本のリード
プログラムによって容易に設定できる。

また多くの分周回路を複数段縦続接続することにより各
ステップの所要時間を非常に広範囲にわたって伸縮でき
、さらに正確なステップ所要時間が要求される時は水晶
振動子を用いて解決することも可能で、雑音や電圧変動
に対して強い点で非常に有効なシーケンス装置を提供で
きるものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図は
第１図の各部の動作を説明するためのタイムチャートで
ある。 １Ａ〜１Ｄ・・・・・・分周回路群、２Ａ〜２Ｄ・・・
・・・ＯＲゲート回路、３Ａ〜３Ｄ・・・・・・ＡＮＤ
論理回路群、９・・・・・・デコーダ回路、１１・・・
・・・リードプログラム板、１２Ｅカウンタ。

Claims (1)

【特許請求の範囲】
1. １ カウンタと、そのカウンタ回路の出力状態を指示す
   べくそのカウンタ回路の出力側に接続されたデコーダ回
   路と、そのデコーダ回路の出力をエンコードするごとく
   結線されたプログラム板と、シーケンス開始指令信号に
   よってセットされると前記カウンタのリセット状態を解
   除し、かつ前記デコーダ回路の出力でリセットされるフ
   リツプ・フロツプ回路と、一方の入力端子に前記フリツ
   プフロツプ回路の出力が与えられると他方の入力端子に
   与えられた発振器の出力を出力端子に得る第１のＡＮＤ
   回路と、それぞれ一方の入力端子が前記第１のＡＮＤ回
   路の出力端子に接続され、それぞれ他方の入力端子は前
   記プログラム板の該当端子に接続された複数個の第２の
   ＡＮＤ回路を含めてなる論理回路群と、それぞれ一方の
   入力端子に前記各第２のＡＮＤ回路の出力端子が接続さ
   れたＯＲゲート回路を介して縦続接続された複数個の分
   周回路を具備し、かつ前記複数個のＯＲゲート回路の出
   力端子は該当する分周回路の入力端子に接続され、ＯＲ
   ゲート回路の他方の入力端子はそれぞれ前段の分周回路
   の出力端子に接続するごとくし、最終端の分周回路の出
   力により、前記カウンタを歩進動作させるように構成し
   たことを特徴とするシーケンス装置。