JPS6017757Y2 - アラ−ム時計 - Google Patents

Description

【考案の詳細な説明】 本考案は、アラーム時計に関するものである。

従来のアラーム時計は、予め設定した時刻にアラーム音
を発生するといった形式のものであった。

ところが、使用者がアラーム音の発生時刻に何等かの理
由で、予定していた行為に移ることができないような場
合においては、予め設定した時刻だけアラーム音が発生
しても、その発生したことを忘れてしまう虞れがあり、
結果的にはアラーム時計の機能が生かされないといった
不都合が生じる。

従って、本考案は上述した不都合を極力回避するため、
予め設定した時刻にアラーム音を発すると共に、所定時
間経過後に再度アラーム音を発する様にして、アラーム
時計の機能を有効に利用できるようにしたアラーム時計
を提供するもので、以下、図示した実施例に基づきその
詳細を説明する。

第１図は、本考案になるアラーム時計の一実施例を示す
ブロック図で、符号１は固体振動子等を用いた発振回路
である。

発振回路１で得られる原信号は、複数の分周段からなる
分周回路２に供給され、時間計測の基準となる周波数（
本実施例では１比）の信号に分周され、秒カウンタ、分
カウンタ、時カウンタ等を含む時間カウンタ３に供給さ
れる。

時間カウンタ３の各カウンタで計数された内容、すなわ
ち時刻信号は、デコーダ・ドライバに供給され、例えば
ＢＣＤコードから７セグメントのコードに変換された後
、所定の増幅を受け、表示部５に供給される。

表示部５は、上記デコーダ・ドライバ４から供給される
時刻信号に応答して時刻表示を行う。

一方、アラーム音の発生時刻を設定するアラーム時刻設
定回路６の出力は、時間カウンタ３の計数内容、すなわ
ち時刻信号と共に一致回路７に供給される。

一致回路７では、上記アラーム時刻設定回路６の内容と
、時刻信号とが一致すると、一致信号を出力し、アラー
ム発生部９を駆動する制御部８に供給する。

制御部８は、詳細については後述するように、上記一致
信号が入力されると、分周回路２の所定の分周段からの
分周信号によって、アラーム発生部９を所定時間駆動制
御すると共に、時間カウンタ３の秒カウンタのキャリー
、すなわち１分パルスによって、所定の時間計測を行な
い、所定時間経過後、再度アラーム発生部９を駆動制御
する。

第２図は、第１図に示されたアラーム発生部９と、それ
を駆動制御する制御部８の一具体例を示す回路図で、符
号１０は、一方の入力端子に一致回路７（第１図示）の
一致信号が入力される２人力のＯＲ回路である。

このＯＲ回路１０の出力は、フリップフロップ回路（以
下ＦＦと略記する）１１のフロック端子ＣＬに供給され
る。

ＦＦ１ｌのＱ出力は、一方の入力端子に分周回路２（第
１図示）の所定分周段から出力される可聴周波の信号が
入力される２人力のＡＮＤ回路１２の残る入力端子に入
力される。

ＡＮＤ回路１２の出力は、アラーム発生部９を駆動する
トランジスタ１３のベースに供給される。

トランジスタ１３のコレクタは、一端電源電圧の高電位
点ＶＤＤに接続されたアラーム発生部９を構成するアラ
ーム発生体としテノスピーカ９１に接続され、エミッタ
は接地されている。

一方、ＦＦ１１のＱ出力は、２噛のリングカウンタ１４
のリセット端子Ｒに供給されると共に、記憶回路−例を
するＤ型のＦＦ２１のデータ端子りに供給される。

２＠リングカウンタ１４のクロック端子ＣＬには、分周
回路２（第１図示）からの１Ｈｚパルスが供給され、こ
のリングカウンタ１４の最終ビット、すなわち、２＠目
のビットの出力は、２人力のＯＲ回路１５に供給される
。

上記ＯＲ回路１５の他方には、アラームの鳴り止めを行
なう場合に操作されるスイッチ１６のスイッチ信号が入
力され、その出力はインバータ１７．１８を介して、Ｆ
Ｆ１ｌのリセット端子Ｒに供給される。

上記スイッチ１６の一端１６ａは、電源電圧の高電位点
ＶＤＤに接続され、他端１６ｂにスイッチ信号が得られ
るようになっており、このスイッチ信号は、上記ＯＲ回
路１５に供給されると共に、Ｄ型ＦＦ２１のクロック端
子ＣＬに供給される。

他方、ＯＲ回路１０に供給される一致信号は、ＦＦ１９
のクロック端子ＣＬにも供給され、ＦＦ １９のＱ出力
は、５進のリングカウンタ２０のリセット端子Ｒ１およ
びＤ型ＦＦ２１のリセット端子Ｒに供給される。

上記リングカウンタ２０のクロック端子ＣＬには、時間
カウンタ３（第１図示）で得られる１分パルスが入力さ
れ、最終ビットの出力、すなわち５番目のビット出力は
、一方の入力端子に一致信号が入力されるＯＲ回路１０
の残る入力端子に供給される一方、Ｄ型ＦＦ２１のＱ出
力と共に２人力のＯＲ回路２２に供給される。

ＯＲ回路２２の出力は、インバータ２３．２４を介して
、ＦＦ１９のリセット端子Ｒに供給される。

かかる構成をなした制御部８並びにアラーム発生部９の
動作を、第３図に示した各部の波形を参照しながら次に
説明する。

なお、第３図に示した波形に付した符号中、第２図に示
した回路の各部に符号に記号Ａを付加したものは、上記
回路の各部における波形を示すものであり、符号２Ａは
可聴周波の信号、７Ａは一致信号である。

第１図に示した時間カウンタ３の計数内容が、所定の時
刻に達すると、一致回路７（第１図示）からは一致信号
が出力される。

この一致信号によったＦＦ１ｌのＱ出力は、論理ｒＩＪ
に紙腰Ｑ出力は、論理１０ヨに転じる。

これと同時にＦＦ１９のＱ出力も論理ｒＯＪに転じる。

従って、ＡＮＤ回路１２からは、可聴周波の信号が出力
され、これによって、トランジスタ１３はスイッチング
動作を起し、アラーム発生部９のスピーカー９１は駆動
されて、アラーム音を発生する。

また、リングカウンタ１４．２０は共に計数を開始する
。

かかる状態で、今、アラーム音を停止させるためにスイ
ッチ１６を操作すると、スイッチ信号（波形１６Ａ）に
よって、ＦＦ１１はリセットされ、ＡＮＤ回路１２の出
力は、論理ｒＯＪになり、アラームの発生が停止する。

また、ＦＦ１１のＱ出力によって、リングカウンタ１４
もリセットされる。

一方、リングカウンタ２０は上記スイッチ１６の操作が
なされても、計数を継続しており、所定時間（本実施例
では５分間）経過すると、５番目のビットに論理ｒＩＪ
の信号が出力される。

（波形２０−５Ａ ）この信号によって、ＦＦ１ｌのＱ
出力、Ｑ出力は共に反転し、またＦＦ ｉ ９のＱ出力
も、わずかに遅れて反転する。

従って、上９Ｆ１１のＱ出力の変化により、再度アラー
ム音が発生し、リングカウンタ１４は再度計数を開始す
る。

更に、ＦＦ１９Ｑの出力によって、リングカウンタ２０
および、Ｄ型ＦＦ２１は、リセットされる。

リングカウンタ１４は、１秒パルスをクロックパルスと
して利用しているため、２峨経過すると、２幡目のビッ
トに論理ｒＩＪの信号（波形１４−２０Ａ）が現われ、
この信号によってＦＦ１ｉはリセットされる。

次に、予め設定した時刻にアラーム音が発生し、上記リ
ングカウンタ１４の動作により２咀間鳴り続けた後に、
スイッチ１６を操作した場合の動作を次に説明する。

まず、アラーム音が鳴り終った時の各部の状態は、ＦＦ
１ｌのＱ出力が論理１０ヨ、Ｑ出力が論理ｒＩＪであり
、リングカウンタ２０は動作を継続している。

かかる状態で、スイッチ１６を操作すると、ＦＦ１ｌは
、スイッチ信号がリセット端子Ｒに供給されても、状態
は変化しないが、ＦＦ２１のデータ端子りには論理７１
Ｊの信号、すなわち、ＦＦ１ｌのＱ出力が供給されてい
るため、スイッチ信号の立下り時に、ＦＦ２１のＱ出力
は論理ｒＩＪに変化する。

このＱ出力によってＦＦ ｉ９はリセットされ、そのＱ
出力は論理ｒＩＪに転じる。

従ってリングカウンタ２０はリセットされるため、５分
後に５番目のビットから信号が出力されることはない。

また、上９Ｆ １９のＱ出力によってＤ型のＦＦ２１も
リセットされるため、そのＱ出力は論理ｒ□Ｊに変化す
る。

従って、１度目のアラームが鳴り終った後に一度スイッ
チ操作を行なうと、再度アラームが鳴り出すことはない
。

これにより、予め設定した時刻にアラームが発生し、こ
れを停止させるためにスイッチ１６を操作すると、アラ
ームは停止し、再度スイッチ１６を操作すると、再度ア
ラームを停止することができ、また１度目のアラームが
鳴り終った後にスイッチ１６を操作すると、再度アラー
ム音の発生を禁止することができることは、容易に理解
され得よう。

以上、図示した実施例に基づき本考案に従うアラーム時
計の詳細を説明してきたが、本考案は、図示の実施例に
限定されるものではなく、種々の変更、あるいは改良が
なされ得るものである。

例えば、アラーム音の発生時間は、リングカウンタ１４
や、クロックパルスを変えることによって任意に設定す
ることができ、再度のアラームの発生までの時間も、リ
ングカウンタ２０およびクロックパルスを変えることに
よって選定できる。

上述したように、本考案になるアラーム時計は、アラー
ム発生部を、予め設定した時刻に駆動制御すると共に、
予め定めた時間経過後に、再度駆動制御する制御部を備
え、また上記制御部が、アラーム発生部の再度の駆動を
事前に禁止できる機能を備えているため、予め設定した
時刻にアラームが発生し、そのアラームの発生と同時に
、予定していた行為に移ることができないような場合に
、アラームが発生したことを忘れてしまっても、予め定
めた時間経過後に再度のアラーム発生によって、予定し
ていたことを思い出すことができ、また、予め設定した
時刻に、アラームが発生し、すぐに予定した行為に移れ
る場合には、制御部の操作によって再度アラーム発生を
時前に禁止することができる等、アラーム時計の機能を
有効に利用し得、使用上着しい効果を奏するものである
。

【図面の簡単な説明】

第１図は、本考案になるアラーム時計の一実施例を示す
ブロック図、第２図は、第１図に示されたアラーム時計
の制御部およびアラーム発生部の一具体例を示す回路図
、第３図は、第２図に示された回路の動作を説明するた
めの波形図である。 １・・・・・・発振回路、２・・・・・・分周回路、３
・・・・・・時カウンタ、４・・・・・・デコーダ・ド
ライバ５・・・・・・表示部、６アラ一ム時刻設定回路
、７・・・・・・一致回路、８・・・・・・制御部、９
・・・・・・アラーム発生部、１１，１９・・・・・・
フリップフロップ回路、１３・・・・・・アラーム発生
部を駆動するトランジスタ、１４・・・・・・２帖のリ
ングカウンタ、１６・・・・・・スイッチ、２０・・・
・・・５進のリングカウンタ、 ２１・・・・・・記憶回路。

Claims (1)

【実用新案登録請求の範囲】
1. アラーム音を発生するアラーム発生前と、予め設定した
   時刻に所定の時間前記アラーム発生部を駆動する第１の
   カウンターおよび前記アラーム音の発生後、所定時間を
   経過した後に再度前記アラーム発生部を駆動する第２の
   カウンタを有する制御部とからなるアラーム時計におい
   て、前記制御部は、前記アラーム発生部からの発生中の
   アラーム音を停止するスイッチを含み、前記スイッチに
   よって前記アラーム発生部からのアラーム音を停止した
   後、再度のアラーム発生前でアラーム休止期間中に、前
   記スイッチを操作することによって前記第２のカウンタ
   をリセットする信号を発生する記憶回路を設けて再度ア
   ラーム音の発生を禁止することを特徴とするアラーム時
   計。