JPS58137255A - 絶縁ゲ−ト形電界効果トランジスタ - Google Patents

絶縁ゲ−ト形電界効果トランジスタ

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JPS58137255A
JPS58137255A JP1874882A JP1874882A JPS58137255A JP S58137255 A JPS58137255 A JP S58137255A JP 1874882 A JP1874882 A JP 1874882A JP 1874882 A JP1874882 A JP 1874882A JP S58137255 A JPS58137255 A JP S58137255A
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JP
Japan
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layer
source
electrode
drain
insulated gate
Prior art date
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JP1874882A
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Hideshi Ito
伊藤　秀史
Takeaki Okabe
岡部　健明
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は＆周波高出力ＭＯＥｉＦＩＩｔ！（絶縁ゲート
形電界効米トランジスタ）の喀壷柳遺１ｆｃ＠する。
ｊ１６１Ｉ４ａｌ高出力用Ｍ　Ｏ８Ｆ　Ｉ　Ｔ　ＫＴｈ
イテＨｍ＄　８１牛専体基板の一主表面に複数のストラ
イプ状ソース・ドレイン電極及び絶縁ゲート電極を交互
ＶＣ配設されたものでめ９、これ【外部リードに取出丁
ｔめには、ガえｄＩＥＩ図に示すような金属厚板からな
るリードフレーム１上に牛優体チップ２を固定し、リー
ドインダクタンスを低減させる丸めに複数のストライプ
状電極から延設された多数の１子３と各外部リード１．
４との間ｔ−複数のワイヤ６による多点ボンディング忙
より接続した樹脂体６により素子を刺止して成る構造か
採中されている。あるいは図示されないかストライプ状
す−ド麹子を糞する特殊なパッケージ【＃＠いて多点ワ
イヤボンディングにより多数の電極と少数（２本）ｅ）
ステムリードの関ｔ−接続するようにしている。
しかし、これらの構造によれば、（１）リードフレーム
やパッケージの形状かｉｎで６９、高価な材質ｋｍ用す
る、（２）リードフレームやパッケージか特殊な構造で
める九め組立以後−の一般高出力トランジスタ表品と共
用できず工数か多くなる、（３）φ点ボンディングのた
め工数か多く、歩ｗ９か低下する等の姿で製品原＊が極
めて高価となることか問題となっている。
本発明は上記した問題点ｔ−解決したものであり、その
目的とするところは、高周波高出力トランジスタの大幅
な原価低楓にるる。
以下夾１／ＩＡｉＰＩＩＫそって本発＠を詳述する。
ｊ１１２図は高周波高出力ＭＯ８ＦＭＩＴに本発＠ｉ４
１通中した場合の一部Ｎ１例を示す牛専体素子の電極レ
イアウト因である。
同図において、７は半昏体基体（チップ）、８はその表
面に形［はれたＭＯＥＩＦＩＣＴ部である。このＭＯ８
ＦＫＴ８はそのムーＡ断ｒｊＩＪ１：１第３図に示され
るように、！＆［＊］高濃度層（ソース）となるＰ”ｍ
１３１基板９の上に低ａＩＩ度のエピタキシャルＰ−８
１層１０’ｉ形成し、Ｐ一層１ｏの表面にストライプ状
のソースＭ＋拡散層１１、及びドレイン電極鳩１２に平
行に逗べて形成し、ソース・ドレイン間の基体次面に薄
い８１０＝＠［３に弁して絶縁ケー）Ｍｏ（モリブデン
）電極１番を形敗し、このＭＯタケ−１４によって自己
費合的に不ＭＱ１７ｔ−導入したオフセットＮ一層１５
１を形成し、ゲートｔ＆うようにＣＶＤ　（化学的気相
析出）法にょる８１０＝ｆｉ又ＦｉＰＳＧ（リン・シリ
ケート・カラり膜１６ｔ−ＡＸし、ソース・ドレイン表
１ｔコンタクトエッチしてストライプ状の第１層のムｌ
からなるソース電極１７．ドレイン１に礁１８倉形成し
ｔものである。
８１２図において１９は前記絶縁ゲー）Ｍｏ亀儒１４ｔ
−周辺部に延長きせ次ＭＯｆＩｓ子で、そのＢ　−Ｂ　
＃１１］　（ｉ−第４図に示すように、周辺（フィール
ド）の淳く形成した絶縁１１（Ｅｉｌｏｓａｌｌ　）　
２０ｃｔ＞上ｙｃｃのＭＱｆｉ子１９に延在させそｑ）
上ｋｌｌｅ縁ＦＡ　（Ｂｉａｓ膜２１）で柵い、スルー
ホール２２１１ｒあけて、ＭＯに対し置台性（ｉ’）良
い金属１１１２３ｔＭｏ錫子に接続し几上、ポリイミド
禾−脂等の〜間絶鰍候２噛で樫い、姑らにスルーホール
に通してム１＠尋よりなる２７１目のゲートＷＬ極２５
【設ける。この２層目のゲート１ＩＩｃ極２５は第２凶
に示すようｈｃ様数＆）Ｍ、端子１９七カバーする幅広
の一枚ｑ）共通ケ−）ｌｌｌｃｆｌｋｋ−構成するもの
である。
第２図において２６は前記ソースムｌ電極１７會周辺部
に延在させたムｌ電子で、十の０−０断＊Ｖ第５図に示
すように、周辺部の厚い絶縁＠２０を越えて絶縁膜の一
部をエッチ除去し危基体周辺部表面にコンタクトする。
この基体周辺部は表面からエピタキシャルＰ一層ｌＯ會
突き抜けて裏面高湯［Ｐ＋基板９に接続する高−［Ｐ＋
拡散層２７か形成され、このＰ　拡散層２７によりソー
ス電極１７は裏面高一度Ｐ＋基板１１面金打電極２８に
電気的に＠合する。なお、前記０２層目のゲート電極２
５ｒｉ崗辺部に延在させ几上記ソースム１．電極２６の
上に層間絶縁１１１２４ｔ−介してこれｔＳｔうように
形成されるものである。
纂２図において２９は前記ドレインムｌｔ番１８の共通
部を周辺部に延在させたムｌ趨子でそのＤ−Ｄ＃面ｔｇ
ｓ図に示すように、周辺部の厚い乾麺ａＺＯ上＆Ｃ延在
させ、その上會壷う層間絶縁膜２４のスルーホールを通
して２層目のドレインムｌＸ偽３０會設けｔもので、こ
の２層目のドレイン電極３０は幅広の一枚の共通ドレイ
ン電ｉｍｔ＊ｇするものでおる。
上記構造ｆ）Ｍｏａｙｍ’ｒ３Ｂ子は、ガえば第７図に
示すようなパワー用ステムヘッダ３１上にソースとなる
チップ基板７の裏面を定着し、ゲート。
ドレイン電極２５．３０とステふり−ド（ポスト）ａ２
．３３ｆ）関を太目のムｌワイヤ（３００〜５００μｍ
径）３４でワイヤボンディングし、金属キャップ３５ｔ
−豪冠しリングウェルド等により封止して組立てられる
。
あるい＃′ｉ菖８ＷＪに示すような樹脂刺止用のヘッダ
３６ｔｔ’ｊｉｉＬ、チップ７ｔ−固定したうえドレイ
ン・ゲート電極と外部リード３７との関ｔフイヤ又はリ
ードと直ＩＩｊＫボンディングした上ＩＩＪｌｉｌＩ体
３８により封止することによって組立てられる。
以上、笑ｍガで述べた本発明によれば、（１）島出７Ｊ
Ｍ０８　ＦＩＴとして７一ス１Ｋｍｔ）ＩＩ辺辺部釘打
抜き１ｌ１６＃ｆ！Ｅ散層によｐ裏面高濃屓層と接続し
て６、＆ため、基板倉ソースＩＥ極として使用できる、
（２）馬脚ｆｉＭ０５１ＦＩＴとシテ、トレイントケー
トのＩＩＥ極ｔそれぞれ−クＥ）ｇ子に鵞とめることに
よ９大径のワイヤを用いて外部リードに接続することか
でき、インダクタンＸ＃′ｉ大きくなることかない、（
３）多点ボンディング會行なうことなく、在米のステム
ヘッダ中４１Ｉ＃／ｃＩｌｌｉｙ／ＩＩＩ封止用ヘッダ
を利用できるから、高周波高出力ＭＯ１ｉｌＦＩＩＴの
大幅な原価低楓か可能となった。
本発明は通ｇ！Ｉ＃ｉ高出力のＭＯＢνＩＴに通用でき
る。
【図面の簡単な説明】
１１１図はこれまでの高周波高出力ＭＯ８ＦＩＩＴの電
極構造の一ガを示す藝筺全体平面図である。 １１１２図は本発明による高周波高出力ＭＯＥＩＦＩＴ
の−ｌｉ！論ｔｉｔ示す素子の平面図、票３図は纂２図
におけるムームｗｆｔ山斜−園、謳４図は第２図におけ
るＢ−Ｂ断向図、１１１５図は菖２図における〇−〇断
Ｅｌｌｌｌｌ、纂６−は纂２■におけるＤ−フ斬自図、
□ 纂７−及び纂８図は本発明による高周波高出力ＭＯ８Ｆ
ＩＴＯ組立形層Ｏガを示す全体斜面図でめる・ １・・・リードフレーム、２・・・午導体チップ、３・
・・１１Ｅ極端子、４・・・外部リード、５・・・ワイ
ヤ、６・・・樹脂体、７・・・牛導体基体（チップ）、
８・・・ＭＯ８Ｆ１！部、９・・・Ｐ　　８１基板、ｌ
Ｇ・・・Ｐ−８１層、１１・・・ソースＮ　層、１２・
・・ドレインＮ　層、１３・・・８１０麿膜、１４・・
・ＭＯ＠極、１５・・・オフセットＮ一層、ｔｓ−ｏｖ
ｐ＊５ｔｏａ躾、１７・・・ソースムｌＩＥ極、１８・
・・ドレイン電極、１９・・・Ｍ０１１１１ｍ１子、２
０・・・周辺部絶縁膜、２１・・・絶縁膜、２２・・・
スルーホール、２３・・・金属１［２４・・・層間絶縁
膜、２ト・・ゲート電極（２鳩目）、２６・・・ソース
ム１ｊ１１１子、２７・・・Ｐ　拡散層（突きぬけ拡散
層）、２８・・・裏面ソース電極、２９・・・ドレイン
）１端子、ゴＯ・・・２層目のドレイン電−１３１・・
・ステムヘッダ、３１３Ｂ・・・ステムリード、３４・
・・ワイヤ、３５・・・金属キャップ、３６・・・ヘッ
ダ、３７・・・外部リード、３８・・・＊＊体。 第　　１　　図 第　　２　図 （、Ｓ） 第　　３　　図 第　　４　図 第　　５　図 第　　６　　図

Claims (1)

    【特許請求の範囲】
  1. １、牛専体基徐の〜主表面上に複数のストライプ状のソ
    ース電極及びドレイン電極か交互に配設され、ソース・
    ドレイン間の基板上に複数のストライプ状の絶縁ゲート
    電極が形成され次絶縁ゲート形亀界効来トランジスタに
    おいて、ソース電極上基板と同じ導１ＩＥＪｌ！高一度
    拡散層ｔブｒして基板の高層ｆ墨面層に接続され、複数
    のストライプ状ドレイン電極及びストライプ状絶縁ゲー
    トＩＥｌｋはそれらの周辺部上にそれぞれ設けた広幅の
    一電極［ＩＩ続され、この広幅のゲートｌｌＥ極と、下
    部ゲート１伽の間に、ソースｔｍか絶縁智會介して存在
    することｔ″脣像する絶縁ゲート形電界効来トランジス
    タ。
JP1874882A 1982-02-10 1982-02-10 絶縁ゲ−ト形電界効果トランジスタ Pending JPS58137255A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6046655U (ja) * 1983-09-06 1985-04-02 富士電気化学株式会社 円筒形電池の金属容器
US5895955A (en) * 1997-01-10 1999-04-20 Advanced Micro Devices, Inc. MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch
US6083846A (en) * 1997-01-10 2000-07-04 Advanced Micro Devices, Inc. Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6046655U (ja) * 1983-09-06 1985-04-02 富士電気化学株式会社 円筒形電池の金属容器
JPH023254Y2 (ja) * 1983-09-06 1990-01-25
US5895955A (en) * 1997-01-10 1999-04-20 Advanced Micro Devices, Inc. MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch
US6083846A (en) * 1997-01-10 2000-07-04 Advanced Micro Devices, Inc. Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US6316302B1 (en) 1998-06-26 2001-11-13 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant

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