JPS6331107B2 - - Google Patents
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- JPS6331107B2 JPS6331107B2 JP54087615A JP8761579A JPS6331107B2 JP S6331107 B2 JPS6331107 B2 JP S6331107B2 JP 54087615 A JP54087615 A JP 54087615A JP 8761579 A JP8761579 A JP 8761579A JP S6331107 B2 JPS6331107 B2 JP S6331107B2
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- Japan
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- emitter
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- gate
- collector
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置に関し、特にバイポー
ラトランジスタと接合形電界効果トランジスタと
の複合構造からなるゲート付バイポーラトランジ
スタの改良に関するものである。
ラトランジスタと接合形電界効果トランジスタと
の複合構造からなるゲート付バイポーラトランジ
スタの改良に関するものである。
ベース幅を薄くかつベース領域の不純物濃度を
低くしてもベースのパンチスルーが起こり難く、
高耐圧特性および高周波特性のすぐれた半導体装
置としてゲート付バイポーラトランジスタ（以
下、「ゲート付BPT」と略称する）が提案されて
いる（電子通信学会技術研究報告78〔109〕（1978
−８−25）P.41−50参照）。
低くしてもベースのパンチスルーが起こり難く、
高耐圧特性および高周波特性のすぐれた半導体装
置としてゲート付バイポーラトランジスタ（以
下、「ゲート付BPT」と略称する）が提案されて
いる（電子通信学会技術研究報告78〔109〕（1978
−８−25）P.41−50参照）。
第１図はゲート付BPTの原理的構造を示す断
面図である。第１図において、１は第１導電形の
コレクタ領域、２はコレクタ領域１の第１の表面
部に形成されコレクタ領域１より不純物濃度が高
い第２導電形のベース領域、３はベース領域２の
表面部に形成されベース領域２より不純物濃度が
高い第１の導電形のエミツタ領域、４はコレクタ
領域１のエミツタ領域３に対向する部分を挾むよ
うに、すなわち、エミツタ領域３とコレクタ領域
１との間の主電流の通路を挾むように、ベース領
域２からコレクタ領域１内に突出してストライプ
状に形成された第２導電形のゲート領域、２１は
ゲート領域２の形成時にベース領域２内に形成さ
れた高濃度領域、J1はベース領域２とコレクタ領
域１とが形成するベース・コレクタ接合、J2はエ
ミツタ領域３とベース領域２とが形成するエミツ
タ・ベース接合、J3はゲート領域４とコレクタ領
域１とが形成するゲート・コレクタ接合、WBは
ベース領域２の主電流の通路となる部分の主電流
方向の幅（ベース幅）、θはJ1接合面とJ3接合面
との接続箇所におけるJ3接合面に対する接線がJ1
接合面の法線となす角度、２ａはゲート領域４間
の間隔である。
面図である。第１図において、１は第１導電形の
コレクタ領域、２はコレクタ領域１の第１の表面
部に形成されコレクタ領域１より不純物濃度が高
い第２導電形のベース領域、３はベース領域２の
表面部に形成されベース領域２より不純物濃度が
高い第１の導電形のエミツタ領域、４はコレクタ
領域１のエミツタ領域３に対向する部分を挾むよ
うに、すなわち、エミツタ領域３とコレクタ領域
１との間の主電流の通路を挾むように、ベース領
域２からコレクタ領域１内に突出してストライプ
状に形成された第２導電形のゲート領域、２１は
ゲート領域２の形成時にベース領域２内に形成さ
れた高濃度領域、J1はベース領域２とコレクタ領
域１とが形成するベース・コレクタ接合、J2はエ
ミツタ領域３とベース領域２とが形成するエミツ
タ・ベース接合、J3はゲート領域４とコレクタ領
域１とが形成するゲート・コレクタ接合、WBは
ベース領域２の主電流の通路となる部分の主電流
方向の幅（ベース幅）、θはJ1接合面とJ3接合面
との接続箇所におけるJ3接合面に対する接線がJ1
接合面の法線となす角度、２ａはゲート領域４間
の間隔である。
ゲート付BPTはベース領域２がパンチスルー
前に、コレクタ領域１のゲート領域４に挾まれた
部分に両側のゲート・コレクタ接合J3から延びて
来た空乏層が相接してこの部分がピンチオフされ
るようにすることによつて、薄くかつ不純物濃度
の低いベース領域２でもパンチスルーが起こり難
くするものである。
前に、コレクタ領域１のゲート領域４に挾まれた
部分に両側のゲート・コレクタ接合J3から延びて
来た空乏層が相接してこの部分がピンチオフされ
るようにすることによつて、薄くかつ不純物濃度
の低いベース領域２でもパンチスルーが起こり難
くするものである。
ベース領域２の不純物濃度をNB、コレクタ領
域１の不純物濃度をNC、電子の電荷量をｑ、半
導体基板を構成する半導体の誘電率をεsとすれ
ば、ベース領域２がパンチスルーするときのベー
ス・コレクタ接合J1における電界強度E1は、 E1＝qNB／εsWB ……(1) となる。
域１の不純物濃度をNC、電子の電荷量をｑ、半
導体基板を構成する半導体の誘電率をεsとすれ
ば、ベース領域２がパンチスルーするときのベー
ス・コレクタ接合J1における電界強度E1は、 E1＝qNB／εsWB ……(1) となる。
第２図はゲート領域４に挾まれたコレクタ領域
１がピンチオフされたときのベース・コレクタ接
合J1および両側のゲート・コレクタ接合J3からの
空乏層の延びｄとゲート領域４間の間隔の1/2で
あるａとの関係を説明するための説明図である。
第２図において、ｄはベース・コレクタ接合J1お
よび両側のゲート・コレクタ接合J3からの空乏層
の延び（これらは同一の値である）である。αは
上記の三つの空乏層が交る点とベース・コレクタ
接合J1とゲート・コレクタ接合J3の一方とが交る
点を結ぶ直線がベース・コレクタ接合J1となす角
度である。第２図から容易に判るように、 ｄ＝ａ tan α＝ａ tan１／２（π／２＋θ） ＝ａ tan（π／４＋θ／２） ……(2) となる。
１がピンチオフされたときのベース・コレクタ接
合J1および両側のゲート・コレクタ接合J3からの
空乏層の延びｄとゲート領域４間の間隔の1/2で
あるａとの関係を説明するための説明図である。
第２図において、ｄはベース・コレクタ接合J1お
よび両側のゲート・コレクタ接合J3からの空乏層
の延び（これらは同一の値である）である。αは
上記の三つの空乏層が交る点とベース・コレクタ
接合J1とゲート・コレクタ接合J3の一方とが交る
点を結ぶ直線がベース・コレクタ接合J1となす角
度である。第２図から容易に判るように、 ｄ＝ａ tan α＝ａ tan１／２（π／２＋θ） ＝ａ tan（π／４＋θ／２） ……(2) となる。
このときのベース・コレクタ接合J1の電界強度
E2は、 E2＝qNc／εsｄ＝qNc／εs｛ａ tan（π／４＋θ／２
）｝ ……(3) となる。
E2は、 E2＝qNc／εsｄ＝qNc／εs｛ａ tan（π／４＋θ／２
）｝ ……(3) となる。
従つて、ベース領域２がパンチスルーする前
に、ゲート領域４に挾まれたコレクタ領域１がピ
ンチオフされる条件は、(1)式および(3)式より Nc：｛ａ tan（π／４＋θ／２）｝＜NBWB……(4) すなわち、 ａ＜NB／NCWBcot（π／４＋θ／２）……(5) となる。
に、ゲート領域４に挾まれたコレクタ領域１がピ
ンチオフされる条件は、(1)式および(3)式より Nc：｛ａ tan（π／４＋θ／２）｝＜NBWB……(4) すなわち、 ａ＜NB／NCWBcot（π／４＋θ／２）……(5) となる。
第３図は上記の基本原理を適用した先行技術に
よるゲート付BPTの一例のトランジスタチツプ
を直交する２面で切断して示す斜視図である。第
３図において、第１図と同一符号は第１図にて示
したものと同様のものを表わしている。５はエミ
ツタ領域３に接着されたエミツタ電極、６はベー
ス領域２に接着されたベース電極、LEはエミツ
タ幅である。コレクタ領域１の表面にコレクタ電
極が接着されているが図示は省略している。
よるゲート付BPTの一例のトランジスタチツプ
を直交する２面で切断して示す斜視図である。第
３図において、第１図と同一符号は第１図にて示
したものと同様のものを表わしている。５はエミ
ツタ領域３に接着されたエミツタ電極、６はベー
ス領域２に接着されたベース電極、LEはエミツ
タ幅である。コレクタ領域１の表面にコレクタ電
極が接着されているが図示は省略している。
しかるに上記従来のゲート付BPTでは、その
構造上、エミツタ幅LEを大きくしようとすると
ベース電極とベース領域とのコンタクトが確保で
きず、このようにエミツタ幅LEがａにより制限
されるという欠点がある。例えば、WB＝2μｍ、
NB＝1016cm-3、NC＝1014cm-3、θ＝０とすると、
ａ＝20μｍとなり、エミツタ幅LEは40μｍ以下に
しなければならない。ゲート付BPTを大電力用
トランジスタとして使用するためには、エミツタ
幅LEを100μｍ以上にする必要があり、第３図に
示した構造で大電力用のゲート付BPTを実現す
ることは困難である。
構造上、エミツタ幅LEを大きくしようとすると
ベース電極とベース領域とのコンタクトが確保で
きず、このようにエミツタ幅LEがａにより制限
されるという欠点がある。例えば、WB＝2μｍ、
NB＝1016cm-3、NC＝1014cm-3、θ＝０とすると、
ａ＝20μｍとなり、エミツタ幅LEは40μｍ以下に
しなければならない。ゲート付BPTを大電力用
トランジスタとして使用するためには、エミツタ
幅LEを100μｍ以上にする必要があり、第３図に
示した構造で大電力用のゲート付BPTを実現す
ることは困難である。
ところで、エミツタ領域を従来のように、ゲー
ト領域と平行な方向に配置すると、エミツタ幅が
ゲート領域間の間隔によつて制限され、エミツタ
領域の面積も制限されてしまうが、エミツタ領域
をゲート領域と直交する方向に配置すれば、その
エミツタ幅はほとんど何ら制約を受けず、エミツ
タ領域の面積を大きくできることとなる。
ト領域と平行な方向に配置すると、エミツタ幅が
ゲート領域間の間隔によつて制限され、エミツタ
領域の面積も制限されてしまうが、エミツタ領域
をゲート領域と直交する方向に配置すれば、その
エミツタ幅はほとんど何ら制約を受けず、エミツ
タ領域の面積を大きくできることとなる。
そこでこの発明は、エミツタ領域とゲート領域
とを互に直交するように形成することによつて、
ゲート領域間の間隔によつて制限されることなく
エミツタ幅を大きくすることができるゲート付
BPTを提供することを目的としたものである。
とを互に直交するように形成することによつて、
ゲート領域間の間隔によつて制限されることなく
エミツタ幅を大きくすることができるゲート付
BPTを提供することを目的としたものである。
以下、実施例に基づいてこの発明を説明する。
第４図はこの発明によるゲート付BPTの一実
施例のトランジスタチツプを直交する２面で切断
して示す斜視図である。第４図において第３図と
同一符号は第３図にて示したものと同様のものを
表わしている。３ａはゲート領域４と直交する方
向に幅広のストライプ状に形成されたエミツタ領
域、５ａはエミツタ領域３ａに接着されゲート領
域４と直交するエミツタ電極、６ａはエミツタ領
域３ａ間のベース領域２に接着されゲート領域４
と直交するベース電極である。
施例のトランジスタチツプを直交する２面で切断
して示す斜視図である。第４図において第３図と
同一符号は第３図にて示したものと同様のものを
表わしている。３ａはゲート領域４と直交する方
向に幅広のストライプ状に形成されたエミツタ領
域、５ａはエミツタ領域３ａに接着されゲート領
域４と直交するエミツタ電極、６ａはエミツタ領
域３ａ間のベース領域２に接着されゲート領域４
と直交するベース電極である。
この実施例のゲート付BPTにおいても、ゲー
ト領域４間の間隔２ａが(5)式を満足するように形
成されているが、エミツタ領域３ａがゲート領域
４と直交しているから、エミツタ幅LEはゲート
領域４間の間隔２ａの制限を受けることなく大き
くすることが可能である。そのため、エミツタ領
域の面積を大きくとれ、大電力用のゲート付
BPTを製作することが可能である。
ト領域４間の間隔２ａが(5)式を満足するように形
成されているが、エミツタ領域３ａがゲート領域
４と直交しているから、エミツタ幅LEはゲート
領域４間の間隔２ａの制限を受けることなく大き
くすることが可能である。そのため、エミツタ領
域の面積を大きくとれ、大電力用のゲート付
BPTを製作することが可能である。
また、ここでゲート電極は幅広のストライプ状
に形成したエミツタ領域間に形成したから、ゲー
ト領域への電流供給が効率よく行なわれる。
に形成したエミツタ領域間に形成したから、ゲー
ト領域への電流供給が効率よく行なわれる。
さらにこの発明はゲート付BPTに関してのも
のであるので、一般のバイポーラトランジスタの
大電力化において、コレクタ領域に突出してスト
ライプ状に形成した領域をエミツタ領域が覆う構
成をとつた場合と違い、エミツタ領域とゲート領
域とはストライプの交叉点で接触しており、これ
によつて一般のバイポーラトランジスタの場合に
生じた雑音はおこらないという効果もある。
のであるので、一般のバイポーラトランジスタの
大電力化において、コレクタ領域に突出してスト
ライプ状に形成した領域をエミツタ領域が覆う構
成をとつた場合と違い、エミツタ領域とゲート領
域とはストライプの交叉点で接触しており、これ
によつて一般のバイポーラトランジスタの場合に
生じた雑音はおこらないという効果もある。
以上詳述したように、この発明によるゲート付
BPTにおいては、ゲート領域をストライプ状に
形成し、エミツタ領域をゲート領域と直交する方
向に幅広のストライプ状に形成したので、エミツ
タ幅を、所要の条件を満足するように決められた
ゲート領域間の間隔に制限されることなく、大き
くすることが可能であるから、大電力用のものを
製作することができる。
BPTにおいては、ゲート領域をストライプ状に
形成し、エミツタ領域をゲート領域と直交する方
向に幅広のストライプ状に形成したので、エミツ
タ幅を、所要の条件を満足するように決められた
ゲート領域間の間隔に制限されることなく、大き
くすることが可能であるから、大電力用のものを
製作することができる。
第１図はゲート付BPTの原理的構造を示す断
面図、第２図はゲート領域間の間隔に対する条件
式を導出するための説明図、第３図は先行技術に
よるゲート付BPTの一例のトランジスタチツプ
を直交する２面で切断して示す斜視図、第４図は
この発明によるゲート付BPTの一実施例のトラ
ンジスタチツプを直交する２面で切断して示す斜
視図である。 図において、１はコレクタ領域、２はベース領
域、３，３ａはエミツタ領域、４はゲート領域、
５，５ａはエミツタ電極、６，６ａはベース電
極、J1はベース・コレクタ接合（第１の接合面）、
J2はエミツタ・ベース接合（第２の接合面）、J3
はゲート・コレクタ接合（第３の接合面）であ
る。なお図中同一符号は同一又は相当部分を示
す。
面図、第２図はゲート領域間の間隔に対する条件
式を導出するための説明図、第３図は先行技術に
よるゲート付BPTの一例のトランジスタチツプ
を直交する２面で切断して示す斜視図、第４図は
この発明によるゲート付BPTの一実施例のトラ
ンジスタチツプを直交する２面で切断して示す斜
視図である。 図において、１はコレクタ領域、２はベース領
域、３，３ａはエミツタ領域、４はゲート領域、
５，５ａはエミツタ電極、６，６ａはベース電
極、J1はベース・コレクタ接合（第１の接合面）、
J2はエミツタ・ベース接合（第２の接合面）、J3
はゲート・コレクタ接合（第３の接合面）であ
る。なお図中同一符号は同一又は相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形のコレクタ領域、 このコレクタ領域との間に第１の接合面を形成
するようこれと隣接して設けられた第２導電形の
ベース領域、 このベース領域との間に第２の接合面を形成す
るようこれと隣接して設けられた第１導電形のエ
ミツタ領域、 このエミツタ領域と上記コレクタ領域との間に
流れる主電流の通路を挾んで上記コレクタ領域と
の間に第３の接合面を形成するように設けられ上
記ベース領域と同電位に接続された第２導電形の
ゲート領域を備え、 上記ベース領域がパンチスルーする前に、上記
ゲート領域に挾まれたコレクタ領域をピンチオフ
させるようにした半導体装置において、 上記ゲート領域はストライプ状に形成されると
共に上記エミツタ領域は上記ゲート領域の長手方
向とほぼ直交する方向に延在して幅広のストライ
プ状に複数形成され、その交叉点において両者を
接触させるようにしたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8761579A JPS5610963A (en) | 1979-07-09 | 1979-07-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8761579A JPS5610963A (en) | 1979-07-09 | 1979-07-09 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5610963A JPS5610963A (en) | 1981-02-03 |
| JPS6331107B2 true JPS6331107B2 (ja) | 1988-06-22 |
Family
ID=13919875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8761579A Granted JPS5610963A (en) | 1979-07-09 | 1979-07-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5610963A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH089600Y2 (ja) * | 1991-06-07 | 1996-03-21 | 川崎重工業株式会社 | ダスト除去装置 |
-
1979
- 1979-07-09 JP JP8761579A patent/JPS5610963A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5610963A (en) | 1981-02-03 |
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