JPS58131751A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS58131751A
JPS58131751A JP57013970A JP1397082A JPS58131751A JP S58131751 A JPS58131751 A JP S58131751A JP 57013970 A JP57013970 A JP 57013970A JP 1397082 A JP1397082 A JP 1397082A JP S58131751 A JPS58131751 A JP S58131751A
Authority
JP
Japan
Prior art keywords
mesa
wafer
etching
layer
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57013970A
Other languages
English (en)
Inventor
Masahiro Yoshida
雅弘 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Home Electronics Ltd
NEC Corp
Original Assignee
NEC Home Electronics Ltd
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Home Electronics Ltd, Nippon Electric Co Ltd filed Critical NEC Home Electronics Ltd
Priority to JP57013970A priority Critical patent/JPS58131751A/ja
Publication of JPS58131751A publication Critical patent/JPS58131751A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この弁明は苧導体簑置O製愈方沫に−し、特にダイサー
を冷い九超メゾー牛椿体祭麿に好運する製造方法に間、
するものである。
一般に、トランジスタ中デイリスタ吟0**俸藪111
1(以下ペレットと称す)は儒−が直角でPI 伽り部
tflJw!JFc1111j484thイプレ−+6
6.111面が傾fIh向でこの傾斜面にシ璽1.命部
をl出車せえメtsIとに大ll11される。プレーを
脂は安定し−kw#性が得られhが、耐圧が低−丸め高
耐圧NKは遥さず、高耐圧用ペレットは大都会がメナ麺
である・ζOメナl[KF!正メゾ脂反び逆メfal1
040がある拳 141に1711  )ランジス声Ofメナ―ペレット
−をII/図に示すと1lilatOコレクタ餉域、…
は1漏Oペース領域b 、mはペース髄域傭JKI#I
I不純物を遥訳拡散しえ工夷ツIIIII城、−)はペ
レットに)のa面に形成し九コレクタCtsS層、1拐
及び−)はペレットに)O表面に形威しえ峡化# 41
1を部分的に除去して形成したべ、−ス及び工叱ツタの
各11層、(alはペレットに)の、表#J側からエツ
チングで形賦し九メナ購である拳この一メナ@ 17 
Kはフレク声七ベースの1夏筆合郵(−1が露出する拳
ζOLEメゾ厘ベレット(−はj! /’イ1ス電圧を
印加すると1菖簡舎@ (IIに空乏層−がで自、ζO
窃乏層−O拡が)kよって耐圧が決まる・重九、!3I
乏層■O鉱が)は、フレフタ領域11)及びベース領域
ζ幻O−此抵抗、特に高此抵抗IIIのプレフタ領域4
1)の比抵抗が大きい程大きくなる。しかし、コレクタ
鎖環(1)の比抵抗中厚さが一定であればPI接合部i
llの露出部とプレクタIIi域(1)のなす角度#に
よって耐圧が決I’mれ、この角度#が小さい程高耐圧
七なる。
そこでより高耐圧化を図るえめ、第コa3に示す逆メナ
拗ペレット伽】がある・これはベレット(b)0麦蟲1
iIIthからメナ溝μム)賎をエツチングで形成り九
4ので、晶面側からのメゾ#1HIKシI−合鄭III
 t−&出させている・このようkするとPM接合部(
11の露出部とコレクタ鎖環口;のなす角度aが鋭角(
0,1記正メゾ撤ベレツ) (a)の角度−が鈍角であ
るOK対して大$1iK小さくでき、その丸めベレット
側面での空乏層−・の絋が)が正メ?jiiiK比べ広
くな夛、よj1高耐圧化がl1IJ能となる。とζろが
ζ0逆メゾ製ベレツト(111)はメナ#I四・震をエ
ツチングで形成し1層もペレット表墨から2回エツチン
グを行う九め、製造工IIiが多く且つ各ニーの線量が
−しい・この・ような遂メサ園ペレット伽)01!愈上
の間厘点を解決するものとして、メゾ#lBをグイデー
で機械的に形成し九Ilj図に示すような逆メサ漉ペレ
ットCh)が開発され、最近多く製造されるようKlk
)九・りt、bペレット(@)は次の臀餉で製造されて
いる・ 先ず、I[ダ図に示すようKl教の4導体クエーハ(以
)’*Ktエーハと称す)IIIK共虐のコレクタとペ
ースと各ペレット毎0工電ツタ0各11I域lit i
!l lsl及び各11111 h+1sllal t
−ff3rk、f b * tの場合%tニー八への裏
面全ll]K形成するコレクタ0111論層441は後
ニーでベレット(−を放熱板等に牛田付けするため午田
付き性の良好な金属層にすることがt6賛で6る・そこ
で、この電−711141は例えばIi−ム1◆Oメツ
今層かOr−夏i−8鳳−ムS等O魚看層で形成してい
ゐ、尚、メッキ層はメッキ作業が*m*上S汚染畜れ中
すいしj11層1110間−もiI!Iみえめ、Or 
−It −In −Agの会勇蒸着層が現在主流を占め
ている・筐九、Or−夏トI鳳−ムgの積層構造とする
珈白は、  Orがタエーへ輌0*gm材である1五と
合金化して付着し易く、菫1とム社牛田付き性が良好で
あ如s 11m1j酊の酸化を防止して牛田付禽性0低
下を防止する。
このようにクエーハ1を製造すると1次にこのクエーハ
Iの表裏rIiO上下を逆にして11J図′に示すよう
に麦向くシー)04を接着し、裏面0電極層(4)上に
ワックス0@を全ItlK艙布する・このワックス−は
後述のエツチング時K11li層14)のl’都を保醋
する目的で塗布されるejljして、IIz図に示すよ
うにワックス−上からクエーハ゛−のメゾtl/J形成
予定S分に切削釦がv字状のダイサー川でクエーハーの
途中までマ字状0メtmaηを切削していく。このとき
、ダイナ−HKよる機械的衝撃でもってメサ#Ioηの
I!1面近傍のクエーハ■内にダメージ層■ができるe
このダメージM#a〜はダイサー鵠によるメゾ溝−ηの
形成完了後にエツチングによって除*され、同時にこの
エツチングでクエーハ舖は第2図に示すような各ベレッ
ト(・)毎に細分割される・このようにメゾ溝をグイデ
ーで機械tIIjに形成し、最後にエツチングで仕上げ
る方法は、初めからエツチングで形成す為よ〉も作業が
簡単で工程数が少なくなるメリットを有する・とζろが
、上記従1sの方法には次Oような欠点が壱り九〇即ち
、仕上げのエツチングから電* !11 G41をシツ
クス拳匈で保護して−るが、ダイナ−舖でクエーへ−壽
を切削し九七自K11llli層14)も切削され、そ
OW&切断向がメナ溝輌に厘出する・その丸め、ダメー
ジ層甑轡を論★すみ九めメゾ溝争ηをエツチングする七
、電l1iPIII剛も被切断向からエツチングされ、
エツチングされ大金j11がメゾ111671表向のI
M接合sK付着し、特性を劣下させると云う欠点があっ
たり ζO発明は上記穴、Il!Kslみ、これを解決した4
aで、?ニーbOa面角電IIII層をグイデーで切I
IIII畜れないようにメナ#lI杉武予定部分を除い
て形成し、蟲向儒電極層をエツチングさせないようkす
る半導体装置O製造方法を提供する・以下この発明を館
JriAIC示すような逆メナ叡ベレットをIi!造す
る場合を例に脱−する・先ず、艶1図に示すように半導
体クエーハ拳壽の裏面に形成するコレクタの電機層(4
)をメナ購杉成予定部分を除いて形成する。つまシ、タ
エーへ輌のathiのメ4r#II形級予定部分を途い
て公知のP翼決中ステンシル法でOr−夏1−11−ム
g等の電一層(4)を蒸着法で形成する。
このようにクエーハ11sを製造すると、次にこのクエ
ーへlの1kaIilIの上下を逆にして第7図に下す
ように表1t+にシー )HltWk曹り、1九a向と
電機層(4)上の全域に耐エツチング層〇−例としてワ
ックス翰を皇布して111411層+41¥を保護する
。その俊、第1O図に示すようにワックスn上からクエ
ーハ賎のメvt14形成予足S分よ)幅狭のダイサーシ
ーでクエーハ■の途中まで切削してV字状のメサ#lI
′gQを形成する。而して、ダイt−nででき九ダメー
ジ層(211をエツチングで除去する。このエツチング
はダイナ−T4−で切削し九りエーハU場内Oメゾ溝−
の側FjJからだけ行なわれ、他の部分はダイシング前
に臆布し九ツツクス1114で保−されているので、l
1if接にエツチングされることはなく、電極層−)は
安全である。
そして、エツチングが完了すると、第1/図に示すよう
にクエーハesはtEllな逆メナ振ペレット(・)−
に分Ill寝れる。
尚、この発明はトランジスタの振fiK阪定され44h
のではなく%ナイリスタ等の他のメナ酸ペレットにも十
分連用し得るもので6る暢以上aR[L九ようにζv@
稠によれは、電極層Fiリツクスでエツチングから完全
K11lillされる丸め、電極層のエツチングによる
P菖知合部のよごれを6配することなく、特性のlR足
し先手導体s#11110製造を可能くする・
【図面の簡単な説明】
第1因乃至第1図は各種半導体ペレット(トランジスタ
)011rll#!A、 1lll’l乃至第2図ha
J瀕Ofiメナ脂牛導体ベレットの従来の製造方法をI
QI54する各工程での半導体p工−ハ剛1図、館l−
乃至第1/図はこの発明の製造方法の一例を説明する各
工程での半導体りエーハの欺#i図であるe (41・・電極層、I・・半導体りエーハ、llり・・
グイサー、■・・耐エツチング層(ラックス)、−° 
・メサ溝、日・・ダメージ層、(@)・・茫メV抛牛4
体ベレット・

Claims (1)

    【特許請求の範囲】
  1. (1)半導体クエーハO裏rkJKメナ#I形威予定S
    分を除いて電一層を形訳す為工程と、半導体クエーハの
    a面KIIIエツチング層を形成するニーと、前記メf
    #lI形成予定S分をグイデーで切削してV字状のメサ
    溝を形成するニーと、このメーV′溝のIIIIJ#J
    近傍のダメージ層をエツチング除責すゐ工程t1するこ
    七を特徴とすh半導体tI装置のg!過方法。
JP57013970A 1982-01-29 1982-01-29 半導体装置の製造方法 Pending JPS58131751A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57013970A JPS58131751A (ja) 1982-01-29 1982-01-29 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57013970A JPS58131751A (ja) 1982-01-29 1982-01-29 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS58131751A true JPS58131751A (ja) 1983-08-05

Family

ID=11848075

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57013970A Pending JPS58131751A (ja) 1982-01-29 1982-01-29 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS58131751A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839300A (en) * 1985-12-20 1989-06-13 Seiko Instruments & Electronics Ltd. Method of manufacturing semiconductor device having trapezoidal shaped substrate sections
JP2014192500A (ja) * 2013-03-28 2014-10-06 Shindengen Electric Mfg Co Ltd メサ型半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4896283A (ja) * 1972-03-24 1973-12-08
JPS5639539A (en) * 1979-09-07 1981-04-15 Chiyou Lsi Gijutsu Kenkyu Kumiai Pattern forming method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4896283A (ja) * 1972-03-24 1973-12-08
JPS5639539A (en) * 1979-09-07 1981-04-15 Chiyou Lsi Gijutsu Kenkyu Kumiai Pattern forming method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839300A (en) * 1985-12-20 1989-06-13 Seiko Instruments & Electronics Ltd. Method of manufacturing semiconductor device having trapezoidal shaped substrate sections
US5321303A (en) * 1985-12-20 1994-06-14 Seiko Instruments Inc. Semiconductor device having linearly arranged semiconductor chips
JP2014192500A (ja) * 2013-03-28 2014-10-06 Shindengen Electric Mfg Co Ltd メサ型半導体装置の製造方法

Similar Documents

Publication Publication Date Title
GB1168536A (en) Improvements in and relating to the Preparation of Semiconductor Materials
JP4022113B2 (ja) 半導体装置の製造方法及び半導体装置
JPS58131751A (ja) 半導体装置の製造方法
US3438120A (en) Method of making solar cell
JPS5956740A (ja) 半導体装置の製造方法
SE8503834D0 (sv) Sett att tillverka solceller
JPS598357Y2 (ja) 半導体装置
JPS58138024A (ja) 半導体素子の製造方法
JPS5951545A (ja) 半導体装置
JP2579629B2 (ja) 半導体電極形成方法
JPS6085540A (ja) 半導体装置の製造方法
JPS5291382A (en) Insulating gate type field effect transistor
JPS5621361A (en) Manufacture of dynamic memory cell
JPS6066830A (ja) 半導体装置の製造方法
JPS6482615A (en) Manufacture of semiconductor element
FR2337424A1 (fr) Procede de fabrication d'un bloc semi-conducteur comportant une ou plusieurs paires de diodes " tete-beche ", et son application a des dispositifs hyperfrequence
JPS57133642A (en) Semiconductor device and manufacture thereof
JPS6010655A (ja) 半導体装置の製造方法
JPS5361274A (en) Production of high frequency semiconductor devce
JPS5253678A (en) Semiconductor integrated circuit and productin of the same
GB968230A (en) Method of producing semiconductor devices
JPS55138858A (en) Semiconductor device and method of fabricating the same
JPS5915163B2 (ja) 円筒磁区素子
JPS5896773A (ja) Pinダイオ−ド
JPS57154868A (en) Semiconductor integrated circuit and manufacture thereof