JPS58130493A - Ｍｏｓ型集積回路用能動昇圧回路 - Google Patents
Ｍｏｓ型集積回路用能動昇圧回路Info
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- JPS58130493A JPS58130493A JP57012140A JP1214082A JPS58130493A JP S58130493 A JPS58130493 A JP S58130493A JP 57012140 A JP57012140 A JP 57012140A JP 1214082 A JP1214082 A JP 1214082A JP S58130493 A JPS58130493 A JP S58130493A
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- Japan
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- circuit
- potential
- type
- integrated circuit
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯ８型集積回路に係り１％にその節点電位を
上昇させるための能動昇圧回路に関する。
上昇させるための能動昇圧回路に関する。
一般にＭＯ８型ダイナミックＲＡＭでは、１個のセルを
第１図に示すように１個のコンデンサ７ノと７個のＭＯ
８）う／ジスタフ、２で構成し、とのメモリセルからの
読出し信号を第２図に示すようにトランジスタ／ｊａ、
／Ｊｂおよび／４Ａａ、／４’ｂによυフリップフロッ
プとして構成されたセンスアンプで増幅するという形式
を採る。
第１図に示すように１個のコンデンサ７ノと７個のＭＯ
８）う／ジスタフ、２で構成し、とのメモリセルからの
読出し信号を第２図に示すようにトランジスタ／ｊａ、
／Ｊｂおよび／４Ａａ、／４’ｂによυフリップフロッ
プとして構成されたセンスアンプで増幅するという形式
を採る。
そして近年ＭＯＳメモリの主流を占めるＮチャネルのＭ
Ｏ８型ダイナミックメモリについてみれば、その殆んど
がセンスアンプの信号入出力節点およびビット線を予め
高電位（例えば電源電圧Ｖｃｃ ）にプリチャージして
おき、増幅時に対になる信号入出力節点およびビット線
の一方だけをＯＶに放電するという回路になっている。
Ｏ８型ダイナミックメモリについてみれば、その殆んど
がセンスアンプの信号入出力節点およびビット線を予め
高電位（例えば電源電圧Ｖｃｃ ）にプリチャージして
おき、増幅時に対になる信号入出力節点およびビット線
の一方だけをＯＶに放電するという回路になっている。
とのような回路形式を採る場合、増幅後高電位になるべ
きビット線乃至はセンスアンプの信号入出力節点が予め
プリチャージした電位より必ず低くなる。これはセンス
アンプにおけるフリップフロップのドライバであるＭＯ
８）ランジスタのゲートキャパシタンスによってＯｖに
放電される側と高電位に保たれる側との間の力・７プリ
ングとが、高電位に保たれる側のフリップフロップのド
ライバトランジスタが過渡的にオンすることによって生
じる。
きビット線乃至はセンスアンプの信号入出力節点が予め
プリチャージした電位より必ず低くなる。これはセンス
アンプにおけるフリップフロップのドライバであるＭＯ
８）ランジスタのゲートキャパシタンスによってＯｖに
放電される側と高電位に保たれる側との間の力・７プリ
ングとが、高電位に保たれる側のフリップフロップのド
ライバトランジスタが過渡的にオンすることによって生
じる。
このようにプリチャージ電位よりも低くなった電位をメ
モリセルに再書込みしたのではメモリセルの記憶保持特
性が悪化する。そこで、センスアンプによる増幅の後、
高電位側を少くともプリチャージ電位１で回復させ、こ
の回復した電位を再書込みして記憶保持特性が悪化しな
いようにする。
モリセルに再書込みしたのではメモリセルの記憶保持特
性が悪化する。そこで、センスアンプによる増幅の後、
高電位側を少くともプリチャージ電位１で回復させ、こ
の回復した電位を再書込みして記憶保持特性が悪化しな
いようにする。
能動昇圧回路が用いられている。
この能動昇圧回路として第３図、第弘図に示すようなも
のがある。第３図のものはｌ８ＳＣＣ（Ｉ ＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ ５ｔａｔｅ
Ｃ１ｒａｕｉｔｓＣｏｎｆｅｒｅｎｃｅ ）ざ０．
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ Ｐｉｐｅｒｓ、 Ｐ。
のがある。第３図のものはｌ８ＳＣＣ（Ｉ ＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ ５ｔａｔｅ
Ｃ１ｒａｕｉｔｓＣｏｎｆｅｒｅｎｃｅ ）ざ０．
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ Ｐｉｐｅｒｓ、 Ｐ。
、２ＪＯに、第弘図のものは同Ｐ、２３６にそれぞれ開
示されたものである。
示されたものである。
このうち第３図の回路は、プリチャージ時、ビット線Ｊ
の電位およびトランジスタ／Ｓのゲート電位φＣがｖｃ
ｃで、節点／９はＶｃｃ −ＶＴ１５ （Ｍ ＯＳ ）
ランジスタｌＳの閾値電圧）にプリチャージされている
。コンデンサ／６の端子７ｇに印加している信号φＰは
Ｏｖである。
の電位およびトランジスタ／Ｓのゲート電位φＣがｖｃ
ｃで、節点／９はＶｃｃ −ＶＴ１５ （Ｍ ＯＳ ）
ランジスタｌＳの閾値電圧）にプリチャージされている
。コンデンサ／６の端子７ｇに印加している信号φＰは
Ｏｖである。
この能動昇圧回路は例えば第５図に示す如くセンスアン
プと対になる２本のビット線と組合わされて用いられる
。つ１す、センスアンプが動作しビット線ＢＬＩが高電
位ＶＨ（ＶＣＣ＞ ＶＨ〉ＶＣＣＶＴ１５〕となり、ピ
ッ）線ＢＬ２がＯｖに放電されるとする。この放電はビ
ット線ＢＬＺ側の第２能動昇圧回路ではトランジスタ／
Ｓを通して節点／９を０■にするように行われる。この
後φＰを０■からＶＣＣへと上昇させるとビット線ＢＬ
Ｉ側の紀ｌ能動昇圧回路では節点１９がｖｃｃ −ＶＴ
１５ カら昇圧されＶｐｌ（Ｖｐｔ＞ＶＣＣ＋ＶＴ１７
（ＶＴ１７ ： ＭＯＳ ） ランシスルミツノ閾値
型））に、達する。これによりＭＯ８）ランジスタ／７
はオンしてビット線ＢＬＩはｖＨからＭａｃへと回復す
る。
プと対になる２本のビット線と組合わされて用いられる
。つ１す、センスアンプが動作しビット線ＢＬＩが高電
位ＶＨ（ＶＣＣ＞ ＶＨ〉ＶＣＣＶＴ１５〕となり、ピ
ッ）線ＢＬ２がＯｖに放電されるとする。この放電はビ
ット線ＢＬＺ側の第２能動昇圧回路ではトランジスタ／
Ｓを通して節点／９を０■にするように行われる。この
後φＰを０■からＶＣＣへと上昇させるとビット線ＢＬ
Ｉ側の紀ｌ能動昇圧回路では節点１９がｖｃｃ −ＶＴ
１５ カら昇圧されＶｐｌ（Ｖｐｔ＞ＶＣＣ＋ＶＴ１７
（ＶＴ１７ ： ＭＯＳ ） ランシスルミツノ閾値
型））に、達する。これによりＭＯ８）ランジスタ／７
はオンしてビット線ＢＬＩはｖＨからＭａｃへと回復す
る。
し〃・し、この第３図の能動昇圧回路では上述のように
回路各部の電位に種々の制限がつき、この制限を満たす
ように各回路定数を設定するのが難しい上に、ビット線
電位はＶＣＣまでしか回復できない。
回路各部の電位に種々の制限がつき、この制限を満たす
ように各回路定数を設定するのが難しい上に、ビット線
電位はＶＣＣまでしか回復できない。
１だ第弘図の能動昇圧回路も第５図に示す構成で用いら
れ、プリチャージ時ビット線刀はＶＣＣ、トランジスタ
２／のゲート電位φＥはＶＦ６ （ＶＦ６ ＞ＶＣＣ＋
ＶＴ２１（ＭＯ８）う／ラスタ２／の閾値電圧））で節
点丼もＶＣＣにプリチャージされている。φｐｉｔ；０
■であシ、φＥはセンスアンプが動作する前にＶＣＣと
なる。こうすることによりＭＯ８）ランジスタ２／がオ
フし実効的な８／Ｎ比の悪化が防げる。
れ、プリチャージ時ビット線刀はＶＣＣ、トランジスタ
２／のゲート電位φＥはＶＦ６ （ＶＦ６ ＞ＶＣＣ＋
ＶＴ２１（ＭＯ８）う／ラスタ２／の閾値電圧））で節
点丼もＶＣＣにプリチャージされている。φｐｉｔ；０
■であシ、φＥはセンスアンプが動作する前にＶＣＣと
なる。こうすることによりＭＯ８）ランジスタ２／がオ
フし実効的な８／Ｎ比の悪化が防げる。
そして第５図の回路においてセンスアンプが動作してビ
ット線ＢＬ↓が高電位ＶＨ（ＶＣ（！ ＞而＞ Ｍａｃ
−ＶＴ２１ ）となり、ピッＨ！ＢＬｚがＯｖに放電さ
れるとするとビット線ＢＬｇ側の第２能動昇圧回路の節
点ＪもＭｏｓトランジスタ、２／を介して０■に放電さ
れる。この後φＰをＯｖからＶｃｃへ上昇させることに
よりビット線ＢＬＩ側の第１能動昇圧回路の節点ニゲは
ＶＰ！ｌ （ＶＦ６ ＞ ＶＣＣ）へと昇圧される。次
いでφＥを再びＶＦ６に戻すとＭＯＳトランジスタ２１
はオンし１節点Ｊとピッ）ｌｌＪＢＬｌの電荷が再分配
されビｙｔ４ＪＩＢＬ１はｖＨより高い電位ｖ■′に回
復する。
ット線ＢＬ↓が高電位ＶＨ（ＶＣ（！ ＞而＞ Ｍａｃ
−ＶＴ２１ ）となり、ピッＨ！ＢＬｚがＯｖに放電さ
れるとするとビット線ＢＬｇ側の第２能動昇圧回路の節
点ＪもＭｏｓトランジスタ、２／を介して０■に放電さ
れる。この後φＰをＯｖからＶｃｃへ上昇させることに
よりビット線ＢＬＩ側の第１能動昇圧回路の節点ニゲは
ＶＰ！ｌ （ＶＦ６ ＞ ＶＣＣ）へと昇圧される。次
いでφＥを再びＶＦ６に戻すとＭＯＳトランジスタ２１
はオンし１節点Ｊとピッ）ｌｌＪＢＬｌの電荷が再分配
されビｙｔ４ＪＩＢＬ１はｖＨより高い電位ｖ■′に回
復する。
ここで、節点ＪのキャパシタンスをＣ２１ｉ、ビット線
ＢＬＩのキャパシタンスをＣＢＬＬとすれば、■Ｈ′は
となる。これにより、ビット線の電位をＶＣＣ以上に回
復（すなわちＶｘｒ’ ＞ Ｖｃｃ ）することができ
る。
ＢＬＩのキャパシタンスをＣＢＬＬとすれば、■Ｈ′は
となる。これにより、ビット線の電位をＶＣＣ以上に回
復（すなわちＶｘｒ’ ＞ Ｖｃｃ ）することができ
る。
しかし、集積回路のビット線数だけある能動昇圧回路全
てに共通で非常に容量の大きなφＥをＶＣＣより高いＶ
Ｆ６１で押し上げなければならないので大面積のＭＯＳ
キャパシタを用意しなければならない。この結果１回路
動作が複雛になるだけでなく集積回路のチップ面積を増
大させ消費電力を増すことになる。その上、ｖｐ２のよ
うなＶＣＣより高電位の節点を増すことは信頼性の面か
らも好１しくない。
てに共通で非常に容量の大きなφＥをＶＣＣより高いＶ
Ｆ６１で押し上げなければならないので大面積のＭＯＳ
キャパシタを用意しなければならない。この結果１回路
動作が複雛になるだけでなく集積回路のチップ面積を増
大させ消費電力を増すことになる。その上、ｖｐ２のよ
うなＶＣＣより高電位の節点を増すことは信頼性の面か
らも好１しくない。
本発明は上述の点に鑑みてなされたもので、大規模集積
回路に好適でしかも信頼性に優れたＭＯＳ型集積回路用
能動昇圧回路を提供することを目的とする。
回路に好適でしかも信頼性に優れたＭＯＳ型集積回路用
能動昇圧回路を提供することを目的とする。
上記目的を達成するため１本発明では−ＭＯ８型集積回
路の一節点にディプレッジ胃ン型ＭＯＳトランジスタの
ドレイン訃よびソースの一方を接続し、他方をコンデン
サの一端子に接続することにより前記コンデ／すの他端
子電位を上昇させるＭＯＳ型集積回路用能動昇圧回路を
構成したものである。
路の一節点にディプレッジ胃ン型ＭＯＳトランジスタの
ドレイン訃よびソースの一方を接続し、他方をコンデン
サの一端子に接続することにより前記コンデ／すの他端
子電位を上昇させるＭＯＳ型集積回路用能動昇圧回路を
構成したものである。
以下第を図および第５図を参照して本発明の一実施例を
説明する。
説明する。
第６図に詮いて、トランジスタ易はディプレッジロン型
ＭＯ８）ランジスタであり、そのドレインおよびソース
の一方をコンデンサ、２７の第１の端子に接続し他方を
ビット線３０に接続する。そしてＭＯＳ）ランジスタ易
のゲート電圧φＤにより１Ｍ０８）ランジスタユ乙のソ
ース（またはドレイ／）とコ／デ／サユ７の第１端子と
の相互接続点である節点ユ９の電位を制御する。１だコ
ンデンサ２７の第２端子には電圧φＰを与える。
ＭＯ８）ランジスタであり、そのドレインおよびソース
の一方をコンデンサ、２７の第１の端子に接続し他方を
ビット線３０に接続する。そしてＭＯＳ）ランジスタ易
のゲート電圧φＤにより１Ｍ０８）ランジスタユ乙のソ
ース（またはドレイ／）とコ／デ／サユ７の第１端子と
の相互接続点である節点ユ９の電位を制御する。１だコ
ンデンサ２７の第２端子には電圧φＰを与える。
この回路においてプリチャージ時にはビット線３０はＶ
ＣＣ、トランジスタ易のゲート電圧φＤ”ｌ！ＩＶｃｃ
であるから節点２９もＶＣＣにプリチャージされている
。この場合φＰはＯＶである。
ＣＣ、トランジスタ易のゲート電圧φＤ”ｌ！ＩＶｃｃ
であるから節点２９もＶＣＣにプリチャージされている
。この場合φＰはＯＶである。
そして、センスアンプが動作する前にφＤをＯｖに落し
、トランジスタ、１４をオフにする。どうすることによ
ってビット線３０に余分のキャパシタンスが付加されな
いようにして８／Ｎ比の悪化を防ぐＱこの能動昇圧回路
が第５図に示すようにセンスアンプと組合わせて構成さ
れているとし、センスアンプが動作してビット線ＢＬ１
が高電位ＶＨ（Ｖａｃ＞ＶＨ＞ ｌ ＶＴ２６１ ）に
すり ヒラＨｊｌ ＢＬ２７５ＥＯＶＩＣ放電されると
する。これは＋ ＢＬ２側の第２能動昇圧回路の節点２
９がＭＯＳ）ランジスタＵを通してＯＶに放電されるこ
と、およびＢＬｔ側の第１能動昇圧回路の節点コ９がＶ
ＣＣの１１であることになる。
、トランジスタ、１４をオフにする。どうすることによ
ってビット線３０に余分のキャパシタンスが付加されな
いようにして８／Ｎ比の悪化を防ぐＱこの能動昇圧回路
が第５図に示すようにセンスアンプと組合わせて構成さ
れているとし、センスアンプが動作してビット線ＢＬ１
が高電位ＶＨ（Ｖａｃ＞ＶＨ＞ ｌ ＶＴ２６１ ）に
すり ヒラＨｊｌ ＢＬ２７５ＥＯＶＩＣ放電されると
する。これは＋ ＢＬ２側の第２能動昇圧回路の節点２
９がＭＯＳ）ランジスタＵを通してＯＶに放電されるこ
と、およびＢＬｔ側の第１能動昇圧回路の節点コ９がＶ
ＣＣの１１であることになる。
この後１例えばφＰとφＤを同じタイミングでＶＣＣへ
上げることによりＭＯＳ）う／ジスタ易がオンし、これ
と共にコンデンサ２７の容量結合によって節点訂、ビッ
ト線３０すなわちＢＬＩが昇圧されｖＨ′となる。この
電位■■′は１節点コブの容量をＣ２９、うちコンデン
サ２７の容量をｃ２７としたとき。
上げることによりＭＯＳ）う／ジスタ易がオンし、これ
と共にコンデンサ２７の容量結合によって節点訂、ビッ
ト線３０すなわちＢＬＩが昇圧されｖＨ′となる。この
電位■■′は１節点コブの容量をＣ２９、うちコンデン
サ２７の容量をｃ２７としたとき。
となる。
この電位ｖＨ′に昇圧することによりビット線はＶＣＣ
以上に回復でき保持特性の向上が図れる。
以上に回復でき保持特性の向上が図れる。
またトランジスタ、２６はディプレッジロン型であるた
めゲート電圧φＤは０■とＶＣＣとの間を振動するクロ
ックであればよ＜ 、 Ｖｃ、ｃ以上に昇圧する必要が
ない。したがって従来の集積回路のように大面積のＭＯ
Ｓキャパシタを要することがなく、回路動作の簡単化、
チップ面積の縮小、消費電力の低減を図るととができる
。葦だ、７００以上に昇圧される節点が減る〃・ら信頼
性も向上する。
めゲート電圧φＤは０■とＶＣＣとの間を振動するクロ
ックであればよ＜ 、 Ｖｃ、ｃ以上に昇圧する必要が
ない。したがって従来の集積回路のように大面積のＭＯ
Ｓキャパシタを要することがなく、回路動作の簡単化、
チップ面積の縮小、消費電力の低減を図るととができる
。葦だ、７００以上に昇圧される節点が減る〃・ら信頼
性も向上する。
上記実施例ではビット線の昇圧の場合を示したが、セン
スアンプの入出力節点とが大川力信号線等の昇圧にも利
用できる。
スアンプの入出力節点とが大川力信号線等の昇圧にも利
用できる。
また、上記実施例ではｎチャネルの場合を示したが、ｐ
チャネルについても本発明を適用できることは云う１で
もない。
チャネルについても本発明を適用できることは云う１で
もない。
本発明は上述のように、ＭＯＳ型集積回路の一節点にデ
ィプレッジ曹ン型トランジスタのドレインおよびソース
の何れか一方を接続し、他方をコンデンサの第１端子に
接続することによりコンデンサの第２端子の電位を上昇
せしめてＭＯＳ型集積回路の一節点の電位を昇圧するよ
うにしたため、ビット線電位を高電位に回復でき、しか
も大きなチップ面積を要さず１回路動作が簡単で消費電
力の少ない能動昇圧回路を提供することができる。
ィプレッジ曹ン型トランジスタのドレインおよびソース
の何れか一方を接続し、他方をコンデンサの第１端子に
接続することによりコンデンサの第２端子の電位を上昇
せしめてＭＯＳ型集積回路の一節点の電位を昇圧するよ
うにしたため、ビット線電位を高電位に回復でき、しか
も大きなチップ面積を要さず１回路動作が簡単で消費電
力の少ない能動昇圧回路を提供することができる。
第１図はＭＯＳ型集積回路のメモリセルの等価回路図、
第２図は同じくセンスアンプの等価回路図、第３図およ
び第参図は従来の能動昇圧回路を示す図、第５図は能動
昇圧回路とセンスアンプとの接続状態の説明図、第を図
は本発明の一実施例を示す回路図である。 ／／、／Ａ、Ω、ココア・・コンデ／す、ｌコ、 ／３
． ／弘、１７゜コ／−・・、２４・・・トラ／ラスタ
。 φム、φＢ、φＣ，φＤ、φＥ、φＰ・・・信号。 出願人代理人 猪 股 清
第２図は同じくセンスアンプの等価回路図、第３図およ
び第参図は従来の能動昇圧回路を示す図、第５図は能動
昇圧回路とセンスアンプとの接続状態の説明図、第を図
は本発明の一実施例を示す回路図である。 ／／、／Ａ、Ω、ココア・・コンデ／す、ｌコ、 ／３
． ／弘、１７゜コ／−・・、２４・・・トラ／ラスタ
。 φム、φＢ、φＣ，φＤ、φＥ、φＰ・・・信号。 出願人代理人 猪 股 清
Claims (1)
- 【特許請求の範囲】 ｌ ディプレッジＩＩ／型ＭＯ８）ランジスタのドレイ
／およびソースの何れ力島一方をＭＯ８型集積回路網の
一節点に接続すると共に他方をコンデンサの第１端子に
接続してなり、前記コンデンサの第コ端子の電位を上昇
させることにより前記集積回路網の一節点の電位を昇圧
させるようにしたＭＯ８型集積回路用能動昇圧回路。 ２特許請求の範囲第１項記載の回路において。 前記ＭＯ８型集積回路網の一節点がＭＯ８型ダイナミッ
クＲＡＭのビット線であるＭＯ８型集積回路用能動昇圧
回路。 ３、特許請求の範囲第１項記載の回路において。 前記ＭＯ８型集積回路網の一節点がＭＯ８型ダイナミッ
クＲＡＭのセ／スアンブの信号入出力節点であるＭＯ８
型集積回路用能動昇圧回路。 仏特許請求の範囲第１項記載の回路においヤ。 前記ＭＯ８型集積回路網の一節点がＭＯ８型ダイナミッ
クＲＡＭの人出力データ線であるＭＯ８型集積回路用能
動昇圧回路。 よ特許請求の範囲第１項乃至第参項記載の回路において
、前記コンデンサの第コ端子の電位を上昇させると同時
に前記ディプレッジ冒／型ＭＯ８）ランジスタのゲート
電位を上昇させるようにしたＭＯ８型乗積回路用能動昇
圧回路。 を特許請求の範囲第１項乃至第参項記載の回路において
、前記コンデンサの第２端子の電位を上昇させる前に予
め前記ディプレッジ画ンＷＭＯ８）ランジスタのゲート
電位を上昇させるようにしたＭＯ８型集積回路用能動昇
圧回路。 ７特許請求の範囲第１項乃至第弘項記載の回路において
、前記ディプレッジ胃／型ＭＯ８）ランジスタの閾値電
圧の絶対値が前記ＭＯ８型集積回路網の電源電圧より低
いＭＯ８型集積回路用能動昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57012140A JPS58130493A (ja) | 1982-01-28 | 1982-01-28 | Ｍｏｓ型集積回路用能動昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57012140A JPS58130493A (ja) | 1982-01-28 | 1982-01-28 | Ｍｏｓ型集積回路用能動昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58130493A true JPS58130493A (ja) | 1983-08-03 |
Family
ID=11797199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57012140A Pending JPS58130493A (ja) | 1982-01-28 | 1982-01-28 | Ｍｏｓ型集積回路用能動昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58130493A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730192A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Sense amplifying circuit |
-
1982
- 1982-01-28 JP JP57012140A patent/JPS58130493A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730192A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Sense amplifying circuit |
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