JPS58130389A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 この発明は電子楽器に関し、特に複数の楽音形成系列を
有し、これら複数の楽音形成系列の出力を合成して楽音
を形成するようにしたものに関する。

発明の技術的背景 複数の楽音形成系列を有し、これら複数の楽音形成系列
から発生される楽音信号に振幅エンベロー！制御または
音色制御等の楽音制御を各楽音形成系列別に行い、その
後これら各信号を合成して楽音を形成するようにした電
子楽器は、発生楽音の音色を豊かにする等の目的から種
々提案されている。

ところで、このような電子楽器は従来上記エンベロープ
制御または音色制御等の楽音制御を行う楽音制御回路を
各楽音形成系列別に設けているため、構成が非常に複緒
なものであった。そこで上記複数の楽音形成系列による
楽音形成動作および上記楽音制御回路による楽音制御を
時分割で行う構成が考えられるが、このような構成によ
るとかなりの高速処理が必要となり、特に複数の発音チ
ャンネルに発音すべき音を割当て、これを時分割処理す
ることにより複数め音を同時発音可能なようにした電子
楽器において、上記発音チャンネルの数が多くなると上
記傾向は更に顕著になった。

発明の目的 この発明は、上述した点に鑑みてなされたものて、高速
処理を必要とせず、しかも簡単外構成によシ複数の楽音
形成系列から発生された楽音の制御を行い得るようにし
た電子楽器を提供することを目的とする。

発明の概要 この発明においては、発音すべき楽音の音高に対応した
速度て変化するＮビットの位相情報を適当な位相情報発
生手段により発生し、該位相情報発生手段から発生され
たＮビットの位相情報のうち下位Ｈ（ｎ≧１）ビットの
信号に対応してＩＩ数の楽音形成手段を順次繰返し選択
するとと本に上位（Ｎ−１１）ビットの信号を駆動信号
として前記楽音形成手段に供給することによシ上記複数
の楽音形成手段を上記位相情報に同期して順次動作させ
、また上記位相情報の下位ｎビットの信号に対応して各
楽音形成手段で形成された楽音を制御するための制御情
報を上記楽音形成手段の選択に同期して発生させ、この
制御情報にもとづき各楽音形成手段から出力された楽音
の振幅工／ベロープまたは音色等を制御するようにして
いる。

発明の実施例 以下、この発明の実施例を添付図面を１照して詳細に説
明する。

第１図はこの発明に係わる電子楽器の一寮施例を示した
ものである０位相情報発生回路ＰＨＧは、図示し々い鍵
盤等によって指定された発音すべき楽音に対応する位相
情報を発生するもので、この位相情報はＮピ、トの信号
Ｐ）１１〜Ｐ！（Ｎから力る。

この位相情報発生回路ＰＨＧとしては所定周波数のクロ
ックパルスを計数することにより位相情報を発生する形
式のもの、または所定の数値を所定周波数のクロック・
ぐルス毎に計数することにより位相情報を発生する形式
のもの等を用いて構成することができる。いずれにせよ
位相情報発生回路ＰＨＧから発、生される位相情報ＰＨ
Ｇは発音すべき楽音の音高に対応する速度（正確には発
音すべき楽音の２倍の速度）で変化するものである。位
相情報発生回路ＰＨＧから発生される位相情報ＰＨＩ〜
ＰＨＮのうち上位（Ｎ−１）ピットの信号ＰＨ２〜ＰＨ
Ｎは第１の楽音形成回路ＴＧＩおよび第２の楽音形成回
路ＴＧ２に加えられる。また上記位相情報のうち下位ｌ
ピットの信号ＰＨ１は第１の楽音形成回路ＴＧＩのイネ
イブル端子Ｅに加えられるとともにインバータＩＮで反
転されて第２の楽音制御回路丁Ｇ２に加えられる。

ｗ、ｌおよび第２の楽音形成回路ＴＧＩ　、　ＴＧ２は
それぞれ異なる楽音信号を発生するもので、この集音信
号の発生は信号ＰＨ２〜ＰＨＮをアドレス信号として行
われる。この楽音形成回路ＴＧＩ　、　ＴＧ２としては
、所定の楽音波形を被数のサンプル点振幅値で記憶した
波形メモリを用いて楽音信号を発生するもの、あるいは
周波数変調方式によシ楽音信号を発生するもの、等を用
いることができる。この第１および第２の楽音形成回路
ＴＧＩ　、　ＴＧ２は位相情報発生回路ＰＨＧの最下位
ビットの信号ＰＨ１の内容に対応して交互に動作可能に
なシ、その形成楽音信号（形成波形のサンプル点振幅値
）を交互に楽音制御回路ＷＯＮに加える。

楽音制御回路ＷＣＮは第１および第２の楽音形成回路１
から発生される楽音信号の振幅エンベロープ、音色等を
制御するもので、乗算器またはディジタル、フィルタ等
から構成される。

また制御情報発生回路ＤＧは、位相情報発生回路ＰＨＧ
から発生される位相情報ＰＨＩ〜Ｐ）ＩＮのうちの最下
位ビットの信号ＰＨ１を受入し、この信号ＰＨ１に同期
して第１および第２の楽音形成回路ＴＧＩ　、　ＴＧ２
に係わる制御情報ＣＤを時分割で出力する。なお、制御
情報ＣＤとしては、楽音制御回路ＷＣＮにおいて楽音信
号の振幅エンベロープを制御するようＫした場合にはエ
ンベロープ信号であり、また回路ＷＣＮにおいて楽音信
号の音色を制御するようにした場合にはディジタルフィ
ルタの特性を設定するた、めの係数ｔ４ラメータである
。このような制御情＠ｃＤは楽音制御回路ＷＣＮに加え
られる。楽音制御回路ＷＯＮは制御情報発生回路ＤＧか
ら加えられる制御情報ＣＤに対応して第１およびｌｓ２
の楽音形成回路ＴＧＩ　、　ＴＧ２から発生される楽音
信号の工ンペローノ、音色等を時分割で制御する。楽音
制御回路ＷＣＮで制御された信号（ディジタル信号）は
Ｄ／Ａ変換器ＤＡＣでアナログ信号に変換され、サウン
ドシステムｓｓに加えられて楽音として発音される。

なお、上記実施例は単音楽器にこの発明を適用した場合
を示したが、以下８つの発音チャンネルを有し、８音間
時発明可能な電子楽器にこの発明を適用した一実施例を
示す。

第２図はこの実施例の概略ブロック図を示すもので、鍵
盤ＫＢと、鍵盤ＫＢで押下されている鍵を検出し、この
鍵を複数の発音チャンネルのいずれかに割当てる動作を
行い、各チャンネルに割当てた鍵を識別するキーコード
Ｋｃ、鍵が押下中にあるか否かを識別するためのキーオ
ン信号ＫＯＮをチャンネル別に時分割て発生するととも
に、この時分割発音チャンネルを識別するための同期信
号ＳＹを発生するキーアサイナＫＡと、キーアサイナＫ
Ａの出力にもとづき楽音波形信号をディジタル値で発生
するトーンジェネレータＴＧと、トーンジェネレータＴ
Ｇの出力をアナログ楽音信号に変換するためのディソタ
ルアナログ変換器ＤＡＣト、ディジタルアナログ変換器
ＤＡＣで変換されたアナログ楽音信号を楽音として発音
するサウンド・システム８ｇと、から構成される。ここ
でキーアサイナＫＡに設定された発音チャンネル数は「
８」であシ、またキーアサイナＫＡがら発生されるキー
コードＫＣは１２の音名を識別するための４ビツトのノ
ートコードＮ１〜Ｎ４とオクターブ音塚を識別するため
の例えは３ピツトのオクターブコード０１〜０３の計７
ピ、トから構成され、またキーオン信号ＫＯＮは１ピ、
トからなり“ｌ＃のとき鍵が押下中であることを示し、
°０″のとき離鍵を示す。

トーンジェネレータＴＧの構成はこの発明の賛部に係わ
るものて、その詳細構成の一実施例は第３図に示される
。

第３図において、との冥施例では波形メモ’Ｊｌと波形
メモリ■とからなる２系列の楽音波形発生系列が用いら
れておシ、この２系列の楽音波形発生系列は加算器３１
．８ステージ・９ビ、トのシフトレジスタ３２からなる
時分割カウンタ３の最下位ビット（Ｌ８Ｂ　）の出力Ａ
Ｄ”ｌ　（信号Ｖｌ　）に対応して切換制御される。以
下、第８図に示す回路の櫃略構成を説明し、次いでその
詳細動作を第４図、第５図に示すタイミングチャート、
第６図、第７図に示す波形図および第８図に示すフロー
チャートにもとづき説明する。

第３図に示す回路は、分周回路部２およびサンプリング
回路部９を除いて全て「８」の時分割チャンネルに同期
して時分割動作を行うものて、分周比メモリ１１、分周
比補正メモリ１２、加算器１３からなりキーアサイナＫ
Ａから供給されるキーコードＫＣに含まれるノートコー
ドＮ１〜Ｎ４にもとづき所定の分局比を形成する分局比
形成部１と、各発音チャンネルに対応した分周回路ＤＣ
Ｉ〜ＤＣ８を有し、分局比形成部１で形成された分局比
にもとづき所定のクロ、クパルスφを各チャンネル別に
分周する分周回路部２と、加算器３１およびりａ、クパ
ルスφによって駆動される８ステージ９ビ、トのシフト
レジスタ３２からなす、分周回路部２から各チャンネル
別に出力される分局出力を各チャンネル別に計数する時
分割カウンタ３と、キーアサイナＫＡから供給される。

キーコードＫＣに含まれるオクターブコードＯ１〜０３
にもとづき時分割カウンタ３の計数出力を所定ビットだ
けシフトし、各チャンネルに割当てられた挿下鍵の音高
に対応した位相情報を形成するシフタ４と、シフタ４の
出力位相情報をアドレス信号としてアドレスされる２つ
の波形メモリ１．ＩＩと、波形メモ！ＪＩ、ｎから読出
される波形信号の振幅をそれぞれ制御するためのエンベ
ロープ信号ＥＶを発生するエンベロープジェネレータ５
と、オア回路群６を介して供給される波形メモリＩまた
は■の出力にエンベロープジェネレータ５から発生され
たエンベロープ信号Ｅｖを乗算する乗算器７ト、セレク
タ８１．シフトレジスタ８２、加算器８３を含み、乗算
器７から出力される波形メモリ■の読出し値にもとづく
値と波形メモリ■の読出し値にもとづく値とを加算する
時分割加算器８と、各チャンネルに対応する８つ６サン
プリング回路８Ｐ１−　ＳＦ３を有し、加算器８の出力
を各チャンネル別にサンプリングするとともにこれを更
に分周回路部２の各分周回路ｐｃｉ−ＤＣ８の出力にも
とづきサンプリングするサンプリング回路部９と、サン
プリング回路部９の各サンプリング回路ＳＰ１〜８Ｐ８
から出力されるサンプリング信号を加算してディジタル
アナログ変換器ＤＡＣへ送出するチャンネル加算器ｌＯ
と、から構成される。

まず、分周比形成部ｌの動作から説明する０分周比形成
部ｌの分周比メモリ１１および分周比補正メモＩＪ　１
２はそれぞれ各音名に対応する分周比Ｎおよびこの分周
比Ｎを補正するための補正データ（ｒｌＪｔたは「０」
）を記憶しておシ、それぞれリードオンリイメモリ（Ｒ
ＯＭ　）から構成される。この分周比メモリ１１にはキ
ーアサイナＫＡから供給されるキーコードＫＣに含まれ
るノートコードＮ１−Ｎ４がアドレス信号として与えら
れ、また分周比補正メモリ１２には上記ノートコードＮ
１〜Ｎ４および時分割カウンタ３の出力ＡＤ”の下位４
ビ、トの信号ＡＤ”ｌ〜ＡＤ”４が加えられる。

上記分周比メモリ１１および分周比補正メモリ１２の記
憶内容を表に示すと第１％および第２表のようになる。

第１懺 １１１表において、分局比Ｎは１０進数で示しであるが
、実際に分局比メモリ１１に記憶される分周比データと
しては２進数（６ビ、トの値）が用いられる。すなわち
分周比メモリ】１には各音名に対応して６ビ、トからな
る分周比データ（Ｎ）が記憶され、この分局比データが
加えられるノートコードＮ１−ｎ＋に対応して読出され
る。また第２！！において′１′″は分周比メモリ１１
の出力データにｒｌＪを加算することを示し、＠０″は
分周比メモリ１１の出力データに何も加算しないことを
示す。なお第２！Ｉ！で各列に示される数字Ｏ〜１５は
信号ＡＤ”ｌ〜ＡＤ”４を１０進数で費わしたものであ
る。すなわち分周比補正メモリ１２には各音名および分
周回数の６値に対応して１″またはＯ”からなる補正デ
ータが記憶され、加えられるノートコードＮ１−Ｎ４お
よび信号ＡＤ”ｌ〜ｊｌＪ）”４の内容に対応して上記
補正データが読出される０分周比メモリ１１から読出さ
れた分周比データおよび分周比補正メモ’Ｊ１２から読
出された補正データは加算器１３で加算され分局比デー
タＮまたはＮ＋１としてデータラインＤＬＩに供給され
る。ところで前述したようにキーアサイナＫＡから供給
されるキーコードＫＣは各チャンネルに同期した時分割
信号として４見られるので分局比メモＩＪ　、１１　Ｎ
分周比補正メモＩＪ　１２の読出し動作および加算器１
３での加算動作は各チャンネルに同期し走時分割動作と
して行われ、データラインＤＬＩに生じる分局比データ
は各チャンネルに同期した時分割データである。

このようにデータラインＤＬＩに生じる分周比データは
キーアサイナＫＡかも供給されるツートコ−）’Ｎ１−
Ｎ４とともに時分割カウンタ３の下位４ビツトの信号Ａ
Ｄ”ｌ〜ＡＤ”４の内容に応じて決定される。すなわち
、この回路における総合分周比は時分割カウンタ３の下
位４ビ、トの信号ＡＤ”　１〜ＡＤ”４の内容を１周期
として決定されるようになっており、い壕、分周比メモ
リ１１に記憶され九分周比をＮ１この分周比Ｎに対応し
て分周比補正メモリ１２に記憶され九“ｌ”の数（時分
割カウンタ３の下位４ビツトの内□容が１巡する間に生
じる”１″の数）をｎとする′と、総分周比Ｎ。はＮｏ
　＝Ｎ　Ｘ　（Ｉｓ　　ｎ　）　＋　（Ｎ　＋　１　）
　Ｘ　ｎとなる。この関係を各音名に対応して表に示す
とＩＩＩＪ３表のようになる。

分周回路部２はデータラインＤＬＩ　Ｋ生じる時分割分
周比データを各チャンネル別に分周回路ＤＣＩ〜ＤＣ８
に取込み、取込んだ分周比データにもとづきクロ、クツ
９ルスφの分周動作を各分周回路ＤＣＩ〜ＤＣ８におい
て並列的に実行する。なお、第３図において分周回路部
２は一第１チャンネルに対応する分周回路ＤＣＩのみし
かその詳細が図示されていないが、他のチャンネルに対
応する回路も同一構成である。以下、説明の簡略化を計
るために第１チヤンネルにのみ注目し、この第１チヤン
ネルに割当てられた鍵の音名がＣ音である場合について
動作説明を行う。なお他のチャンネルに関する動作はこ
の第１チヤンネルの動作と同様でアリ、他のチャンネル
の動作および他の音名の鍵が割当てられた場合の動作は
以下の説明から容易に類推できるであろう。

データラインＤＬＩに第１チヤンネルのタイミングで生
じるＣ音に対応する分周比データは分周回路ＤＣＩのう
、子回路２１にチャンネル信号ＣＨＩによってラッチさ
れる。ここでチャンネル信号ＣＩ（１はキーアサイナＫ
Ａから供給された同期信号ＳＹにもとづきシフトレジス
タＳＲで形成さｉるもので、この回路における時分割処
理の第１チヤンネルのタイミングに同期して発生される
。第４図に示すタイミングチャートにおいて、第４図（
１）は上記チャンネル信号ＣＨＩを示し、第４図（Ｃ）
はう、子回路２１にう、チされる分局比データの内容を
示す。すなわち初期状態において時分割カウンタ３の計
数値（第４図（」）参照）は「０」であるので、分周比
補正メモリ１２の読出し値は第２表に示すように＠０＃
であり、データラインＤＬＩには第１チヤンネルのタイ
ミングにおいて分局比メモリ１１から読出された音名Ｃ
に対応する値「１４」が生じているので、まずラッチ回
路２１には「１４」がう′、チされる。分周回路ＤＣＩ
ではこの値「１４」にもとづきクロックノクルスφを分
周する分周動作が行われる。この分周動作は可変分周回
路２２によって行われる。

可変分周回路２２は初期値を「８」としてクロ。

クパルスφを計数するもので、“その計数値がラッチ回
路２１にラッチされている分周比データ「１４」に達す
ると一致信号ＥＱを出力する。この一致信号ＩＱは第４
図（ｄ）に示される。可変分周回路２２から発生された
一致信号ＥＱはクロックツ４ルスφによって駆動される
８ステージ・１ビツトのシフトレジスタ２３に加えられ
、シフトレジスタ２３の第１ステージ出力ＥＱ＋１　（
第４図（・）参照）はフリップフロップ２４のセット人
力Ｓに加えられてフリップフロップ２４をセットする（
第４図（ｇ）参照）。

またシフトレジスタ２３の最終ステージの出力信号ＩＱ
＋８（第４図（ｆ）参照）は可変分周回路２２のプリセ
ット端子Ｐ８に加えられる。可変分周回路２２はグリセ
ット端子ＰＳに信号′″１”が加えられると計数値を初
期値「８」にプリセットし、この初期値から再びクロッ
クツ４ルスφの計数を開始する。

なお、可変分周回路２２の計数値の初期値を「８」とし
たのは、皺回路２２の初期値の設定をシフトレジスタ２
３の出力信号ＩＱ＋８に基づき行うようＫし九九めであ
シ、信号ＫＱ＋８祉一致信号ＥＱより８クロックタイＪ
−（クロックツやルスφの１周期を１クロ、フタイムと
する）遅れているためである。

もし分周回路２２の初期値の設定を一致信号ＥＱＫよシ
行うようにした場合には該初期値は「０」とすればよい
。

フリップフロップ２４６セツト出力Ｑはチャンネル信号
ＣＨＩによってｒ−）されるアンド回路Ａ２を介し信号
ＣＡとして出力される（第４図（ｈ）参照）。なおフリ
ッゾフロッ７”２４はそのリセット端子Ｒに信号角＋１
をインバータＩＮで反転した信号ＥＱ＋　１と第２チヤ
ンネルに対応するチャンネル信号ＣＨ２（第４図６）参
照）のアンド条件をとるアンド回路Ａ１の出力が加えら
れており、信号ＥＱ＋１が１″０”であることを条件に
信号Ｃ）（２のタイミングでリセットされる（第４図（
ｇ）参照）。

アンド回路Ａ２から出力された信号ＣＡはオア回路ＯＲ
Ｉを介して時分割カウンタ３の加算器３１に加えられる
。加算器３１は信号ＣＡが加えられるととＫよシ、シフ
トレジスタ３２に記憶されている第１チヤンネルの計数
値に「１」を加算°する。

第４図（１）　、　（Ｊ）は上記加算器３１の出力ＡＤ
Ｏ値とシフトレジスタ３２の出力（時分割カウンタ３の
出力）　ＡＤ”の値を示したものである。このように時
分割カウンタ３の出力ＡＤ”は加算器３１に信号ＣＡが
加ってから８クロ、フタイム後（８チャンネル時間後）
に変化する。なお、ＡＤ９１〜ＡＤ”４がｒＯＪの間は
う、チ２１には第１チヤンネルのタイミングで繰返し「
１４」がう、チされる。

信号ＣＡが発生した後８クロ、フタイムが経過して再び
第１チヤンネルのタイミングが到来すると、仁のとき時
分割カウンタ３の下位４ピツト出力ＡＤ”ｌ〜ＡＤ”４
の内容は「１」であ凱分周比補正メモリ１２からは第２
表に示すように″１”が読出されデータラインＬＤＩに
生じる分局比データは「１５」となる。したがってラッ
チ回路２１のラッチ内容１ｉｒ１５Ｊとなり、この値「
１５」にもとづき次の分局動作がなされる。なお、第４
図から明らかのように、この場合、次のチャンネル信号
ＣＨＩが生じるまでの間に信号ＥＱ＋１は１回も生じな
い、したがって次のチャンネル信号ＣＨＩのり、イきン
グでは信号ＣＡは生じず、その次のタイミングで生じる
ことになる。このように信号ＣＡはチャンネル時間が１
巡する毎に生じるとは限らず、ラッチ回路２１にラッチ
された分局比データの内容に対応して間欠的に発生され
る。そしてこの信号ＣＡによって時分割カウンタ３の計
数値がアップされ、上記動作が以徒繰返見される。

ところで上記動作は、分局動作についてみれば時分割カ
ウンタ３の下位４ピツ）　ＡＤ”ｌ〜ＡＤ”４１７）内
容（θ〜１５）を１周期として行われる。これは第２表
および第３表に示すように補正データが時分割カウンタ
３の下位４ビツトＡＤ”ｌ〜ＡＤゝ４の内容に対応して
周期的に変化し、この周期によって総合分周比が決定さ
れているからである。

時分割カウンタ３の最下位ピッ）　（ＬＳＢ　）の信号
ＡＤ”ｌは信号１１／１となり、波形メモリ■のイネイ
ブル端子Ｅに加えられ、またインバータＩＮ２で反転さ
れて波形メモリ■のイネイブル端子Ｅに加えられる。す
なわち波形メモリ！および■は時分割カウンタ３の計数
値に対応して交互に動作可能になる。第５図（ａ）〜（
ｃ）はこの様子を示したものである。すなわち第５図（
ｆｌ）は時分割カウンタ３の出力ＡＤ　の値を示してい
る。ここで縦＃による区切夛はチャンネル時間の１巡期
間を示している。また第５図（ｂ）は信号１１／Ｉ　、
第５図（ｅ）は信号１１／ｌによって動作可能となるメ
モリを示している。

また時分割カウンタ３の出力ＡＤ”の最下位ピッ）　Ａ
Ｄ”ｌを除く上位８ビツトＡＤ”２〜ＡＤ”９はシフタ
４でオクターブコード０１〜ｏ３にもとづきシフト制御
された後アドレス信号Ａとして波形メモリＩおよび■に
加えられる。波形メモｌＪＩ％］Ｉはそれぞれ異なる楽
音波形を６４のサンプル点振幅値で記憶するもので、こ
のサンプル点振幅値をシフタ４を介して加えられる８ビ
ツトのアドレス信号Ａにもとづき読出す、なお、波形メ
モリＩ、ＩＩはサンプル点振幅値の単なる読出しだけで
はなく、この読出しに際し各サンプル点振幅値間の内挿
補間も行うようになっておシ、加えられた８ビツトのア
ドレス信号Ａ（Ａｌ〜Ａ８）のうち上位６ビ、トの信号
Ａ３〜Ａ８は６４のサンプル点振幅値をアドレスするた
めに用いられ、下位２ビ、トの信号Ａｌ、Ａ２Ｕ上記内
挿補間のために用いられる。第５図（ｄ）は上記アドレ
ス信号Ａの変化の様子を示したものである。すなわちア
ドレス信号Ａはメモリｌとメモリ■が読出されるまでで
は変化せず、同一のアドレス信号によって２つのメモリ
！、■が読出される。なお前述したように時分割カウン
タ３は必ずしもチャンネル時間が１巡する毎にカウン゛
ドア、デされないので同一メモリを複数回読出したのち
他のメモリに移るという動作を行うこともある。第５図
に示す例ではまずアドレス信号ＡがＡＯであると波形メ
モリｌをこのアドレス信号ＡＯＫよって１回アドレスし
、次いで閤−のアドレス信号ＡＯによって波形メモリｎ
ｆＱ回アドレスし、アドレス信号ＡがＡＯ＋１に変化す
るとこのアドレス信号ＡＯ＋　１によって波形メモリＩ
ｔ２回アドレスし、次いで波形メモリ■を２回アドレス
す為というように不規則な動作をする。

波形メモリＩおよび■から読出された楽音波形振幅値は
オア回路６を介して乗算器７に加えられる。

乗算器７は、オア回路６を介して加えられた楽音波形振
幅値にエンベロープジェネレータ５から発生されるエン
ベロープ信号ＥＶ（デジタル値）を乗算して楽音波形の
振幅エンベロー！制御を行う。

マス、エンベロープジェネレータ５の動作について説明
する。

エンペローブジェネレータ５は波形メモリＩおよび■の
出力に対応して２系列のエンベロープ信号を時分割で発
生する。このエンペローブジェネレータ５は波形メモリ
■に対応する第１のエンベロープ信号と波形メモリ■に
対応する第２のエンベロープ信号を８チャンネル分づつ
時分割で交互に形成しておシ、この第１のエンベロープ
信号と第２のエンベロープ信号を波形メモリｌ、ｌの選
択態様に合せてセレクタ５７で選択するようにしている
。エンペローブジェネレータ５は、第６図（１）に示す
ような持続形のエンベロープ信号と第７図＜ａ）に示す
ような・臂−カッシブ形エンベロープ信号の２種類のエ
ンベロープ信号が発生可能なようになっておシ、上記２
種類のエンベロープ信号は図示しない音色選択手段から
の音色選択データＴＣにもとづきエンベロープ波形発生
回路５１から発生される信号ＰＥＲによって決定される
。この信号ＰＥＲは”θ″で持続形のエンベロープ信号
の選択を示し、１１”で７９−カッシブ形のエンベロー
プ信号の選択を示す。

ここで、この実施例におけるエンベロープ信号は、所定
の増分値を現在値に繰返し加算することによシ順次上昇
するアタ、り部分のエンペロー！波形を形成し、またエ
ンベローブ波形の現在値をそのまま保持することにより
サスティン部分のエンペローブ波形を形成し、さらにま
た所定の減分値を現在値から繰返し減算することにより
順次減少するディケイ部分のエンベローブ波形を形成す
る、ことにより発生される。

エンベロープ波形形成回路５１は、各種音色にそれぞれ
対応して上述した増分値、減分値を記憶するとともにさ
らに波形の目標値ＳＬＩ　、　ＰＬＩ　。

ＳＬ２　、　ＰＬ２等を記憶したメモリおよび増分値ま
たは減分値の加算または減算を行う演算回路を有し、そ
して、各系列および各チャンネルに対応して合計１６の
エンベローフ波形をクロ、クツ４ルスφに従って時分割
で形成する。この回路５１で時分割形成された各エンベ
ローフ波形の現在値はそれぞれクロ、クパルスφで駆動
される８ステージのシフトレジスタ５２および５３で一
時記憶された後火の新たな現在値形成のために該回路１
６に帰還される。

このエンベロープ波形形成回路５１におけるエフ　ヘｔ
’−ｆ波形形成動作Ｆｉステートコントロール回路５４
によって制御される。第８図はこのステートコントロー
ル回路５４の動作をフローチャートで示したものである
。ステートコントロール回路５４は各エンベローフ波形
の状態を決定する九Ｊ６　（Ｄ　２　ツ（Ｄ　ｘテート
信号８Ｔおよびｘｔエンベロープ波波形形成回路５１侍 力する。まず、ステートコントロール回路５４はキーオ
ンパルスＫＯＮＰ（キーオン信号の立上シ微分をとった
もので、鍵の押し始めのみ＠１”となる信号）の状態を
判断し、キーオンパルスＫＯＮＦ　カ″″１″であると
信号８Ｔをアタック状態を示す信号ＡＴにし、これをエ
ンベローフ波形発生回路５１に加えるとともに信号Ｘを
″０”にしてクロック・平ルスφによって駆動される８
ステージ・１ビツトのシフトレジスタ５５に加える。エ
ンベローフ波形発生回路５１は信号ＳＴとしてアタック
ＡＴを示すものが加えられることによってアタ，り部分
のエンベロープ波形の形成を開始する。エンベローフ波
形形成回路５１でアタ，り部分のエンベローフ波形の形
成が開始されると、キーオン信号ＫＯＮが′″１＃であ
る（押鍵が継続している）ことを条件に信号Ｘ（シフト
レジスタ５５０川力を入力とする８ステージ１ビツトの
シフトレジスタ５６の出方信号で、アタック中にあると
″０″′である信号）が″０”であり、かつシフトレジ
スタ５３から出力されるエンベローフ波形の現在値を示
す信号ＥＮＶがアタ，り波形の目標値ＳＬＩ　（パーカ
ッジグ形のときはＰＬＩ　）に達し喪か否かの判断が行
われ、この条件が成立しないと信号ＳＴをＡＴＫＬ、信
号Ｘを１０”にする前述の状態に本どされる。一方、条
件が成立すると、今形成しようとしているエンベローフ
波形は持続形かパーカッシブ形かの判断がなされる。こ
れはエンベロープ波形形成回路５１から出力される信号
ＰＥＨによって行われ、ＰＥＲ＝１１”であると信号Ｘ
を１”にするとともに信号ＳＴを第１デイケイ状態を示
す信号ＤＥＣ　１としてエンベロープ波形形成回路５１
に刻して第１デイケ（部分のエンベローフ波形の形成を
開始させる。ＰＥＲ＝′０”のときとは信号Ｘを１＃に
し、信号ＢＴをサスティン状態を示す信号ＳＵＳにする
ことによってエンベロープ波形形成回路５１をサスティ
ン部分のエンベロープ波形形成状態にする。そしてキー
オン信号ＫＯＮが”１”であればこの状態を続けるが、
′″Ｏ”となると（離鍵されると）信号８Ｔを第１デイ
ケイ状態を示すＤＩＣＩとし、エンベローフ波形形成回
路５１に対して第１ディケイ部分のエンベローフ波形を
形成させる。この第１ディケイ部分のエンベローフ波形
形成によって、信号ＩＮＶが第１デイケイの目標値８Ｌ
２　（　）４−カッシブ形にあってはＰＬ２　）に達す
ると信号ＳＴを第２デイケイ状態を示す信号ＤＥＣ２と
し、エンベローフ波形発生回路５１を第２ディケイ部分
のエンベロープ波形形成状態とする。なお第２デ（ケイ
部分のエンベローフ波形の形成によ多信号Ｗが″０”Ｋ
なるとエンベローフ波形の形成は終了する。第６図（ａ
）には上記動作によって形成される持続形のエンペロー
！信号が示され、第６図（ｂ）、（ｅ）にはこれに関連
するキーオン信号ＫＯＮおよび信号Ｘがそれぞれ示され
ている。また第７図（ａ）にはパーカップ形のエンペロ
ー！信号が示され、第７図（ｂ）にはこれに関連して信
号Ｘが示されている。

なお、アタ，り部分のエンベローフ波形形成中に（信号
８Ｔ−ＡＴ　、　Ｘ−０　）　、キーオン信号ＫＯＮが
″０”になると（押鍵後すぐに離鍵されると）、信号Ｓ
Ｔを第１デイケ（状態を示す信号ＤＥＣ　１にするとと
もに信号Ｘを１１′ｍにし、エンベローフ波形形成回路
５１の動作を第１ディケイ部分のエンベロープ波形形成
動作に移行させる。また、上述したエンベローフ波形形
成動作は各チャンネル毎、各系列毎にそれぞれ独立して
行なわれるものである、この場合、エンペローブ波形形
成回路５１は、波形メモリ■に対応する８チャンネル分
の第１のエンベロープ信号と波形メモリ■に対応する８
チャンネル分の第２のエンベループ信号を交互に時分割
形成するように構成されており、この制御はキーアサイ
ナＫＡから供給される同期信号ＢＹを１ τ分周回路５８でτ分周した信号Ｔｏ（第５図（・）参
照）にもとづき行われる。

エンベロー！波形形成回路５１から出力されるエンベロ
ー！波形の現在値信号は上述したようにシフトレジスタ
５２に加えられ、さらにシフトレジスタ５３に加えられ
る。この各シフトレジスタ５２および５３の最終ステー
ジ（第８ステージ）の出力信号はそれぞれセレクタ５７
の入力（０）および入力α）に供給される。この場合、
セレクタ５７の入力（０）に加えられる信号が所定チャ
ンネルの波形メモリＩＫ係わる信号でおるときには入力
（１）に加えられる信号は対応するチャンネルの波形メ
モリ■に係わる信号であるように、セレクタ５７の入力
（０）および（１）Ｋ加えられる信号は完全にチャンネ
ル同期している。セレクタ５７における選択動作はライ
ン５９に生じる信号ＳＥによって行われる。この信号８
Ｆは１分周回路５８の出力信号Ｔ０と信号ＩＩ／Ｉとの
排他オア条件を排他オア回路ＥＸ１でとったもので、第
５図（ｆ）に示すように変化する。

この信号８Ｅはセレクタ５７の入力（０）、入力（１）
にいずれの波形メモリに係わるエンベローブイｇ号が加
えられているかおよびいずれの波形メモリが選択されて
いるかに対応して変化するもので、この信号ＳＫによっ
てシフトレジスタ５２または５３の出力信号を選択すれ
ば、現在読出されている波形メモリ（Ｉまたはｆｆ）に
対応するエンベロープ信号Ｅｖを得ることができる。こ
のエンペロー！信号ＥＶは乗算器７に加えられ、対応す
る波形メモリ（■または■）の読出し値と乗算される。

乗算器７の出力は時分割加算器８のセレクタ８１０入力
（１）およびアンドｆ　−）　ＡＮ４に加えられる。

セレクタ８１は￥の制御入力に加算器３１の最下位ビッ
ト出力（Ｌ８Ｂ　）と信号１１／ＩをインバーターＮ３
で反転した信号とのアンド条件をとるアンド回路Ａ３の
出力が信号ＬＯＩとして加えられている。

この信号ＬＯＩは第５図（ｇ）に示すように波形メモリ
■が選択される直前の波形メモリｌの出力に基づく乗算
値がセレクタ８１の入力（１）に加っているとき＠１”
となる信号で、この波形メモリ１の読出し値に基づく乗
算器７の出力はセレクタ８１の入力（１）、クロ、り・
量ルスφによって駆動される８ステージ・８ピ、トのシ
フトレジスタ８２を介して加算器８３のＡ入力に加えら
れる。

マタ信号Ｌｏｔはクロ、りｉ４ルスφによって駆動され
る８ステーゾ・１ピツトのシフトレジスタ８４によって
８クロツクタイム（８チヤンネル時間）遅延された後信
号ＬＯ２（第５図色）参照）としてアンド回路ＡＮ４に
加えられる。従って、アンド回路ＡＮＡはこの信号ＬＯ
２のタイミングで動作可能となって乗算器７の出力を加
算器８３のＢ入力に加える。このとき乗算器７から出力
されている値は第５図（、）からも明らかのように波形
メモリＨの出力値にもとづく値である。したがって加算
器８３゛において波形メモリ■の読出し値にもとづく値
と波形メモリ■の続出し値にもとづく値が加算されるこ
とになる。この加算器８３の出力はセレクタ８１の入力
（０）を介して保持されるとともにデータラインＤＬ２
に送出される。なお時分割加算器８における上記加算動
作はチャンネル別の時分割で行われ、データラインＤＬ
２に生じる値は各チャンネルに同期した時分割データで
ある。データラインＤＬ２に生じる時分割データはサン
プリング回路部９の各サンプリング回路ＳＰ１〜８Ｐ８
によって並列的に一次う、チされ、更に対応する分周回
路ＤＣＩ　−ＤＣ８の出力ＥＱ＋８によって２次う、チ
される。なお、サンプリング回路部９の各サンプリング
回路ＳＰＩ〜ＳＰ８の詳細は第１チヤンネルに対応する
サンプリング回路８Ｐ１のみが代表して図示されている
。

他のチャンネルに対応するサンプリング回路ＳＰ２〜８
Ｐ８も同一構成である。すなわちサンプリング回路ＳＰ
Ｉは２つのラッチ回路９１．９２からなり、ラッチ回路
９１においてチャンネル信号ＣＨＩでデータラインＤＬ
２の第１チヤンネルに対応する値を１次ラッチし、この
ラッチ回路９１にラッチした信号を２．子回路９２にお
いて信号ＩＱ＋８により２次う、チする。ところで、信
号ＥＱ＋８は時分割チャンネルタイミングとは完全に独
立した発音すべき楽音の周波数に対応したものであるた
め、上記２次う、チ９２からは発音すべき′楽音の周波
数に正確に比例したサンプリング周波数の楽音信号を得
ることができる。この様子は第５図０）〜Ｖ）に示され
る。すなわち第５図（１）はチャンネル信号ＣＨＩ、第
５図（ｊ）はう、子回路９１のラッチ内容、第５図（ｋ
）は信号ＥＱ＋８、第５図（４はラッチ回路９２のラッ
チ内容である。サンプリング回路９の各サンプリング回
路ＳＰ１〜８Ｐ８でチャンネル別にサンプリングされた
楽音信号はチャンネル加算器１０で加算されて第１図に
示したディジタルアナログ変換器ＤＡＣ’に供給される
。

発明の詳細 な説明し、たよりにこの発明によれば高速処理を必要と
せずしかも簡単な構成によシ複数の楽音発生系列の合成
出力を得ることができ、これによりにごりのない豊かな
楽音を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略プロ。 り図、第２図はこの発明の他の実施例會承す材略ブロッ
ク図、第３図は同実施例の被部を説明する詳細ブロック
図、第４図、第５図は給３図に示した回路の動作を説明
するタイミングチャート、第６図、第７図は第３図に示
したエンベロージノエネレータの動作に係わる信号波形
を示す波形図、第８図は第３図に示したエンベロージノ
エネレータの動作を説明するフローチャートである。 １・・・分局比形成部、２・・・分局回路部、３・・・
時分割カウンタ、４・・・シフタ、５・・・エンペロー
フａジェネレータ、７・・・乗算器、８・・・時分割加
算器、９・・・サンプリング回路部、１０・・・チャン
ネル加算器、■、■・・・波形メモＩＪ、ＰＩ（Ｇ・・
・位相情報発生回路、ＴＧＩ・・・第１の楽音形成回路
、ＴＧ２・・・第２の楽音形成回路、ＷＣＮ・・・楽音
制御回路、Ｄ、Ｇ・・・制御情報発生回ｕ、ＤＡＣ，Ｄ
ＡＣ’・・・ディジタルアナログ変換器、ｓ　ｓ　、　
ｓ　ｓ’・・・ラウンドシステム、ＫＢ・・・鍵盤、Ｋ
Ａ・・・キーアサイナ、ＴＧ・・・トーンジェネレータ
。

Claims (1)

1. 【特許請求の範囲】 （１１発音すべき楽音の音高に対応し九速度で変化する
   Ｎビ、トの位相情報を発生する位相情報発生手段と、複
   数の楽音形成手段と、前記位相情報の下位ｍ（ｎ≧１）
   ビットの内容に対応して前記楽音形成手段を順次繰返し
   選択するとともに、上位（ト」）ビットの内容に対応し
   て前記選択された楽音形成手段を駆動する第１の制御手
   段と、前記複数の楽音形成手段に共通して設けられ、前
   記集音形成手段から発生される楽音信号を前記楽音形成
   手段の選択に同期して順次制御する第２の制御手段と、
   前記第２の制御手段から鰺→奉（発生される各楽音形成
   手段に対応する出力を合成して楽音を発生する楽音発生
   手段とを具える電子楽器・ （２）前記第２の制御手段は、楽音制御情報を前記楽音
   形成手段の選択に同期して順次繰返し発生する制御情報
   発生手段と、この制御情報発生手段から発生される制御
   情報に対応して前記複数の楽音形成手段から発生される
   楽音信号を順次制御する楽音制御手段とを具える特許請
   求の範囲第（１）ＪＪ記叡の電子楽器。 （３）前記楽音制御手段は、前記楽音形成手段から発生
   される楽音信号の振幅を経時的に制御するものである特
   許請求の範８第（２）項記載の電子楽器。 （４）前記楽音制御手段は前記楽音形成手段から発生さ
   れる楽音信号の音色を制御するものである特許請求の範
   囲第（１）項記載の電子楽器。 （５）前記位相情報発生手段は、複数の発音チャンネル
   にそれぞれ対応して設けられ、各発音チャンネルにおい
   て発音すべき楽音の音高に対応した分局比で所定のクロ
   ックパルスをそれぞれ分周する複数の分局手段と、前記
   分周手段の各分局出力を各発音チャンネル別に時分割で
   計数するＮビットの計数手段とからなシ、前記楽音形成
   手段、前記第ｌおよび第２の制御手段は前記計数手段の
   時分割動作に同期した各発音チャンネル別時分割で動作
   し、前記楽音発生手段は前記複数の発音チャンネルに対
   応して設けられ、前記各発音チャンネルに対応する前記
   第２の制御手段の出力を前記分周手段の出力に対応して
   並列にサンプリングするサンプリング手段を具えた特許
   請求の範囲第（１）項記載の電子楽器。 （６）前記楽音形成手段は、所定の楽音波形を複数のサ
   ンプル点振幅値で配憶し、前記位相情報の上位（ト」）
   ビットの信号をアドレス信号として前記糸量波形を読出
   す波形メモリを具えた特許請求の範１ｆｆｉ　Ｍ　（１
   ）項記載の電子楽器。 （７）　　前記第２の制御手段は、エンベロープ信号を
   前記楽音形成手段の選択に対応して各チャンネル別に時
   分割で発生するエンベロープ発生手段と、前記楽音形成
   手段から発生される楽音信号に前記エンベロープ発生手
   段から発生されるエンベロープ信号を各チャンネル別に
   時分割で乗算する乗算手段とを具える特許請求の範囲第
   （４）項記載の電子楽器。