JPS58115676A - デ−タ書込み方式 - Google Patents
デ−タ書込み方式Info
- Publication number
- JPS58115676A JPS58115676A JP56211207A JP21120781A JPS58115676A JP S58115676 A JPS58115676 A JP S58115676A JP 56211207 A JP56211207 A JP 56211207A JP 21120781 A JP21120781 A JP 21120781A JP S58115676 A JPS58115676 A JP S58115676A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は第１記憶懺置のデータを第２記憶装置への書込
みアドレスのアドレス部分て得て、これを上記書込みア
ドレスで指定される第２記憶装置へ書込むデータ書込み
方式に関する。
みアドレスのアドレス部分て得て、これを上記書込みア
ドレスで指定される第２記憶装置へ書込むデータ書込み
方式に関する。
（２） 発明の背景
従来、図形処理装置においてはその図形がドツトパター
ンで作られており、その処理にはイメージデータ処理、
固定パターン処理、ペインティング処理等がある。これ
らの処理におけるドツトパターン作成方式は相対アドレ
ス書込み制御方式でｂつだがこれは次に述べるような欠
点を有するものでアシ、その改善方法が要望されている
。
ンで作られており、その処理にはイメージデータ処理、
固定パターン処理、ペインティング処理等がある。これ
らの処理におけるドツトパターン作成方式は相対アドレ
ス書込み制御方式でｂつだがこれは次に述べるような欠
点を有するものでアシ、その改善方法が要望されている
。
（３） 従来技術と問題点
即ち、上記方式はイメージデータ処理、固Ｗ パターン
処理は可能であるがイメージメモリを同一の繰返しパタ
ーンでベインティングを行いたい場合、そのデータの処
理を相対アドレス処理から絶対アドレス処理へ移さねば
ならないが、従来それをペインティングデータの編集を
介して行っていた。それがため、その処理時間が長くな
り、その結果として表示速度の低下が免れ召、なかった
。
処理は可能であるがイメージメモリを同一の繰返しパタ
ーンでベインティングを行いたい場合、そのデータの処
理を相対アドレス処理から絶対アドレス処理へ移さねば
ならないが、従来それをペインティングデータの編集を
介して行っていた。それがため、その処理時間が長くな
り、その結果として表示速度の低下が免れ召、なかった
。
（４）発明の目的
本発明は上述したようなデータ処理方式の有する欠点に
鑑みて創案されたもので、その目的は第１記憶装置のデ
ータを高速度で第２記憶装置へ書込むデータ書込み方式
を提供することにある。
鑑みて創案されたもので、その目的は第１記憶装置のデ
ータを高速度で第２記憶装置へ書込むデータ書込み方式
を提供することにある。
（５）発明の構成
そしてこの目的は第２記憶装置へ書込まんとするデータ
のための書込みアドレスの予め決められたアドレス部分
で指定されるデータを第１記憶装置から取出すようにな
し、該データを上記書込みアドレスによって指定される
第２記憶装置に記憶することによって達成される。
のための書込みアドレスの予め決められたアドレス部分
で指定されるデータを第１記憶装置から取出すようにな
し、該データを上記書込みアドレスによって指定される
第２記憶装置に記憶することによって達成される。
（−発明の実施例
以下、添付図面を参照しながら、本発明の詳細な説明す
る。
る。
第１図は本発明を実施する画像処理装置を示す、（ｌ）
はイメージメモリ（第２記憶装置）で、図示しない主処
理装置から送られて来る画像データ、又は予めペインテ
ィングデータを記憶しているペインティングデータメモ
リ（＠１記憶装置）（２）から主処理装置の制御の下に
読出された上記ペインティングデータを記憶するメモリ
であり、行列形式のドツトパターンを記憶している。（
３）はインターフェイス（４）を経て上述の主処理装置
へ接続される制御論理回路で、この制御論理回路（３）
は主処理装置に制御されてコマンドスティタスレジスタ
（５）、アドレスカウンタ（６）ｌ レングスカウン
タ（７）、レングスレジスタ（８）へ接続され、カウン
タ１６）、 （７）のカウント動作を制御する。これ
らのカウンタは又後述する書込み制御回路（９）によっ
てもカウント動作制御されるように構成されている。ま
た、制御論理回路（３）の制御により、ベインティング
データメモリ（２）のペインティングデータ又は主処理
装置から送られて来たデータをドツトパターンデータレ
ジスタ（Ｉｌｌへ置くように構成されている。レジスタ
０１にはメモリ（２）の−性分の配憶内容が置かれる。
はイメージメモリ（第２記憶装置）で、図示しない主処
理装置から送られて来る画像データ、又は予めペインテ
ィングデータを記憶しているペインティングデータメモ
リ（＠１記憶装置）（２）から主処理装置の制御の下に
読出された上記ペインティングデータを記憶するメモリ
であり、行列形式のドツトパターンを記憶している。（
３）はインターフェイス（４）を経て上述の主処理装置
へ接続される制御論理回路で、この制御論理回路（３）
は主処理装置に制御されてコマンドスティタスレジスタ
（５）、アドレスカウンタ（６）ｌ レングスカウン
タ（７）、レングスレジスタ（８）へ接続され、カウン
タ１６）、 （７）のカウント動作を制御する。これ
らのカウンタは又後述する書込み制御回路（９）によっ
てもカウント動作制御されるように構成されている。ま
た、制御論理回路（３）の制御により、ベインティング
データメモリ（２）のペインティングデータ又は主処理
装置から送られて来たデータをドツトパターンデータレ
ジスタ（Ｉｌｌへ置くように構成されている。レジスタ
０１にはメモリ（２）の−性分の配憶内容が置かれる。
αηはレングスカウンタ（７）及びし／ゲスレジスタ（
８）の出力へ接続された比較回路で、これらカウンタ（
７）、レジスタ（８）、比較回路（１１）ｉｊし／ゲス
により足まる終点を決定するためのものでめり、その−
構成例を示すに過ぎない。
８）の出力へ接続された比較回路で、これらカウンタ（
７）、レジスタ（８）、比較回路（１１）ｉｊし／ゲス
により足まる終点を決定するためのものでめり、その−
構成例を示すに過ぎない。
（９）ハコマントスティタスレジスタ（５）及び比較回
路ａ０に接続され書込み制御を行う書込み制御を行う書
込み制御回路でるる。
路ａ０に接続され書込み制御を行う書込み制御を行う書
込み制御回路でるる。
（２）は書込み制御回路（９）の制御の下に選択的に切
換えられてアドレスカウンタ（６）又は表示制御回路（
＋１からのアドレスをイメージメモリ（１）のアドレッ
シング部へ供給するマルチプレクサである。
換えられてアドレスカウンタ（６）又は表示制御回路（
＋１からのアドレスをイメージメモリ（１）のアドレッ
シング部へ供給するマルチプレクサである。
（１４はコマンドスティタスレジスタ（２）からの相対
−絶対切換え信号線−の信号に応答してアドレスカウン
タ（６）又はレングスカウンタ（７）の内容を選択的に
マルチプレクサａ場へ供給するマルチプレクサでめる。
−絶対切換え信号線−の信号に応答してアドレスカウン
タ（６）又はレングスカウンタ（７）の内容を選択的に
マルチプレクサａ場へ供給するマルチプレクサでめる。
マルチプレクサ０ＶＦｉマルチプレクサａ４からのアド
レス値に応答してレジスタ００の所望のビット（データ
部分）をイメージメモリ（１）へ供給するためのもので
ある。このビットは書込み制御回路（９）からの制御線
Ｑ７ｊ上の制御信号の制御の下にアドレスカウンタ（６
）からのアドレスで指定されるイメージメモリ（１）の
記憶位置へ書込まれるようになっている。
レス値に応答してレジスタ００の所望のビット（データ
部分）をイメージメモリ（１）へ供給するためのもので
ある。このビットは書込み制御回路（９）からの制御線
Ｑ７ｊ上の制御信号の制御の下にアドレスカウンタ（６
）からのアドレスで指定されるイメージメモリ（１）の
記憶位置へ書込まれるようになっている。
Ｏ樟は表示制御回路０１の制御によりイメージメモリ（
１）から読出された画像データを表示制御回路Ｉの制御
の下にビデオ信号に変えて陰極線管０９へ供給するビデ
オ信号発生回路でめる。
１）から読出された画像データを表示制御回路Ｉの制御
の下にビデオ信号に変えて陰極線管０９へ供給するビデ
オ信号発生回路でめる。
上述の如く構成される画像処理装置の説明を通して本発
明を説明する。説明の都合上、１ 第１記憶装
置（ベインティングデータメモリ）（ツは１６Ｘ１６ビ
ツトのベインティングデータを記憶し、第２記憶装置（
イメージメモリ）（１１は１６Ｘ１６ビツトの記憶領域
を複数有するものとする。
明を説明する。説明の都合上、１ 第１記憶装
置（ベインティングデータメモリ）（ツは１６Ｘ１６ビ
ツトのベインティングデータを記憶し、第２記憶装置（
イメージメモリ）（１１は１６Ｘ１６ビツトの記憶領域
を複数有するものとする。
今、主処理装置においてその画偉処理系を、ベインティ
ングデータメモリ（２）の内容でイメージメモリ（１）
の一部をペインティングすべき旨の決定が絶対アドレス
書込み形式でなされ、その決定が例えば、第２図に示す
如くイメージメモリ（１）の一部三角形領域ＡＢＣをベ
インティングデータメモリ（２）の内容（ビットパター
ン）でペインティングしたいというものでめったとする
。この決定に当って、三角形の三点（Ａ）、（Ｂ）、（
Ｃ）のアドレスが決定されると共に点（Ａ）と点（Ｂ）
との差からレングス（Ｌ）が決定され、且つレングス（
Ｌ）の更新値も決定され、且つアドレスポインタ（初期
的には（Ａ）点のアドレス）及びレングス（Ｌ）の更新
値も決定される。
ングデータメモリ（２）の内容でイメージメモリ（１）
の一部をペインティングすべき旨の決定が絶対アドレス
書込み形式でなされ、その決定が例えば、第２図に示す
如くイメージメモリ（１）の一部三角形領域ＡＢＣをベ
インティングデータメモリ（２）の内容（ビットパター
ン）でペインティングしたいというものでめったとする
。この決定に当って、三角形の三点（Ａ）、（Ｂ）、（
Ｃ）のアドレスが決定されると共に点（Ａ）と点（Ｂ）
との差からレングス（Ｌ）が決定され、且つレングス（
Ｌ）の更新値も決定され、且つアドレスポインタ（初期
的には（Ａ）点のアドレス）及びレングス（Ｌ）の更新
値も決定される。
然る後に、上記書込み態様の決定を表わすコマンドが主
処理装置からインターフェイス（４）を経て制御論理回
路（３）べ送られる。このコマンドは絶対アドレス書込
み形式での書込みを示すコマンドコード、レングス、及
びＡ点のアドレス（アドレスボイ／り）を含む。その制
御論理回路からアドレスカウンタ（〜へアドレスボイ／
り（Ａ点のアドレス）がセットされ、レングスレジスタ
（〜へし／ゲスがセットサレ、コマンドスティタスレジ
スタ（５）Ｋコマンドコードがセットされると共にレジ
スタ（５）のスティタスが書込み制御回路（９）が書込
み可能状態に６ることを示すならば、これにより書込み
制御回路（９）にその起動をかけると共に相対−絶対切
換え信号住コによりマルチプレクサＯ◆は絶対アドレス
書込み態様へ切換えられる。即ち、アドレスカウンタ（
６１にセットされたアドレスポインタの下位４ビツトが
示すアドレスからレングスカウンタ（７）でカウントさ
れるレングスだけ先のアドレスまでのアドレスが次々に
送出させるように七ッ卜される。
処理装置からインターフェイス（４）を経て制御論理回
路（３）べ送られる。このコマンドは絶対アドレス書込
み形式での書込みを示すコマンドコード、レングス、及
びＡ点のアドレス（アドレスボイ／り）を含む。その制
御論理回路からアドレスカウンタ（〜へアドレスボイ／
り（Ａ点のアドレス）がセットされ、レングスレジスタ
（〜へし／ゲスがセットサレ、コマンドスティタスレジ
スタ（５）Ｋコマンドコードがセットされると共にレジ
スタ（５）のスティタスが書込み制御回路（９）が書込
み可能状態に６ることを示すならば、これにより書込み
制御回路（９）にその起動をかけると共に相対−絶対切
換え信号住コによりマルチプレクサＯ◆は絶対アドレス
書込み態様へ切換えられる。即ち、アドレスカウンタ（
６１にセットされたアドレスポインタの下位４ビツトが
示すアドレスからレングスカウンタ（７）でカウントさ
れるレングスだけ先のアドレスまでのアドレスが次々に
送出させるように七ッ卜される。
これに対応してアドレスカウンタ（６）に入ったアドレ
スポインタの下位４ビツトが示すアドレスの属するメモ
リ（２）の−性分のビットノζターンがメモリ（２）か
ら読出されてドツトｌくターンデータレジスタａ・へそ
のドツトパターンのアドレスを保存してセットされる。
スポインタの下位４ビツトが示すアドレスの属するメモ
リ（２）の−性分のビットノζターンがメモリ（２）か
ら読出されてドツトｌくターンデータレジスタａ・へそ
のドツトパターンのアドレスを保存してセットされる。
その後に、先ずアドレスポインタの下位４ビツトが示す
アドレスがマルチプレクサα◆から出力されてそのアド
レスによって指ボされるレジスタ員のビットがマルチプ
レクサＯ＠から出力される。このビットが第２図のＡ
Ａ Ｋ書込まれるべきビットであり、そのビットはアド
レスカウンタ（６）のアドレスポインタで指定されるイ
メージメモ１月１）の記憶位置に書込まれる。
アドレスがマルチプレクサα◆から出力されてそのアド
レスによって指ボされるレジスタ員のビットがマルチプ
レクサＯ＠から出力される。このビットが第２図のＡ
Ａ Ｋ書込まれるべきビットであり、そのビットはアド
レスカウンタ（６）のアドレスポインタで指定されるイ
メージメモ１月１）の記憶位置に書込まれる。
このような書込み動作がアドレスカウンタ（６）及びレ
ングスカランタフ）の値ｔ−１ビットづ＼更新しながら
し／グスカウ／り（？）Ｋよって指定されるアドレス即
ち比較回路＠珍から出力信号が発生されるまで続行され
る。これを第２図について云えば、アドレスボイ／りは
（Ｐ、１）を指定しており、ｌピッＦ記憶される度毎に
第２図上ではＰｌｌｌ、Ｐｌ３・・・Ｐｌ、へとその書
込みが進行する。その次のアドレスが１ビツト更新され
たときに下位４ビツトはレジスタＯＩに読出されて来て
いるビットパターンのＰｌを指定するアドレスに変わっ
ている。
ングスカランタフ）の値ｔ−１ビットづ＼更新しながら
し／グスカウ／り（？）Ｋよって指定されるアドレス即
ち比較回路＠珍から出力信号が発生されるまで続行され
る。これを第２図について云えば、アドレスボイ／りは
（Ｐ、１）を指定しており、ｌピッＦ記憶される度毎に
第２図上ではＰｌｌｌ、Ｐｌ３・・・Ｐｌ、へとその書
込みが進行する。その次のアドレスが１ビツト更新され
たときに下位４ビツトはレジスタＯＩに読出されて来て
いるビットパターンのＰｌを指定するアドレスに変わっ
ている。
このようにして、レジスタ員のピットパター７がイメー
ジメモリ（１）へ書込まれていく。再びＰ工。Ｋ到達す
るが、その次の動作も同様に繰返光される。そして上記
例示では、アドレスポインタからし／ゲスだけ、上記例
示では２４（Ｐｌ、・・・Ｐ３）だけ、進Ｘ、だ位置で
レジスタ（１１にセットされたビットパターンについて
のベインティング処理を終了する。
ジメモリ（１）へ書込まれていく。再びＰ工。Ｋ到達す
るが、その次の動作も同様に繰返光される。そして上記
例示では、アドレスポインタからし／ゲスだけ、上記例
示では２４（Ｐｌ、・・・Ｐ３）だけ、進Ｘ、だ位置で
レジスタ（１１にセットされたビットパターンについて
のベインティング処理を終了する。
これに応答して制御論理回路から、アドレスポインタを
上述の如くして決定された更新値だけ更新された新しい
アドレスポインタ（第２図ではＡ１点を示すアドレス）
がアドレスカウンタ（６）ヘセットされると共に、レン
ゲ□ スを上述の如くして決定された更新値だけ更新された新
しいレングスがレングスレジスタ（８）ヘセットされる
。これに加えてアドレスカウンタ（６）に入った新しい
アドレスポインタの下位４ビツトによって表わされるア
ドレスが属するメモリ（２）の−性分がレジスタ鱒へ読
出される。
上述の如くして決定された更新値だけ更新された新しい
アドレスポインタ（第２図ではＡ１点を示すアドレス）
がアドレスカウンタ（６）ヘセットされると共に、レン
ゲ□ スを上述の如くして決定された更新値だけ更新された新
しいレングスがレングスレジスタ（８）ヘセットされる
。これに加えてアドレスカウンタ（６）に入った新しい
アドレスポインタの下位４ビツトによって表わされるア
ドレスが属するメモリ（２）の−性分がレジスタ鱒へ読
出される。
これらの設定がなされた後、上述した第２図の三角形Ａ
ＢＣの最下位桁のベインティング処理と同様の処理が行
われる。
ＢＣの最下位桁のベインティング処理と同様の処理が行
われる。
このような各行についてのベインティング処理が繰り返
えされていき三角形の頂点Ｃに達したとき、ベインティ
ングデータメモリ（欝の内容によるイメージメモリＯ〉
内の上述三角形ＡＢＣのベインティング処理が終了され
る。
えされていき三角形の頂点Ｃに達したとき、ベインティ
ングデータメモリ（欝の内容によるイメージメモリＯ〉
内の上述三角形ＡＢＣのベインティング処理が終了され
る。
このように本発明を用いたベインティング処理を行えば
、そのベインティングに際して従来のようなデータ編集
処理を必要としないから、イメージメモリへのベイ／テ
ィングを短時間で完了させることが出来るつまり書込み
の高速化が達成され、表示速度の向上に寄与する。
、そのベインティングに際して従来のようなデータ編集
処理を必要としないから、イメージメモリへのベイ／テ
ィングを短時間で完了させることが出来るつまり書込み
の高速化が達成され、表示速度の向上に寄与する。
また、画儂表示系が主処理装置の制御の下に従来同種の
相対アドレス書込み態様に切換えられ、この動作態様の
下においてベインティングデータメモリ＋２１の内容で
イメージメモリｌ）をベイ／ティングしたい場合におけ
る、上述絶対アドレス書込みｔｈｉＩ御態様との相違は
コマンドスティタスレジスタ（５）に相対アドレス番込
み制御態様への切換えを指雉するコマンドコードをｆき
、その旨１に表示する信号を線（ハ）を経てマルチプレ
クサＱ４−＼送り、これをしてレングスカウンタ（７）
の内容をマルチブレフサ員へ与え、これをして上述の如
くしてセットされたドツトパターンデータレジスタ輪の
一性分の内の、上記内容の下位４ビツトで指定されるビ
ットｔ−選択して出力することにある。従って、この相
違を生じさせる制御系にのみハードウェアの相違を有す
るだけで、その他の構成要素は上述両独縁を通じて共通
である。
相対アドレス書込み態様に切換えられ、この動作態様の
下においてベインティングデータメモリ＋２１の内容で
イメージメモリｌ）をベイ／ティングしたい場合におけ
る、上述絶対アドレス書込みｔｈｉＩ御態様との相違は
コマンドスティタスレジスタ（５）に相対アドレス番込
み制御態様への切換えを指雉するコマンドコードをｆき
、その旨１に表示する信号を線（ハ）を経てマルチプレ
クサＱ４−＼送り、これをしてレングスカウンタ（７）
の内容をマルチブレフサ員へ与え、これをして上述の如
くしてセットされたドツトパターンデータレジスタ輪の
一性分の内の、上記内容の下位４ビツトで指定されるビ
ットｔ−選択して出力することにある。従って、この相
違を生じさせる制御系にのみハードウェアの相違を有す
るだけで、その他の構成要素は上述両独縁を通じて共通
である。
また、この外のイメージデータ処理も固定パターン処理
も上述したハードウェアの中で処理しうる。
も上述したハードウェアの中で処理しうる。
上記実施例においては、アドレスカウンタにセットされ
たアドレスポインタ（書込みアドレス）の下位４ビツト
を使用する例について説明したが、書込みアドレス中の
、例えば下位４ビツトの次に高位の４ビツトを用いて第
１記憶装置（２）内のビット列の各々を第２記憶装置（
１）へ書込むように構成してもよい、従って、本明細書
でのデータ部分なる用語は１ビツト乃至ビット動勢を意
味する。
たアドレスポインタ（書込みアドレス）の下位４ビツト
を使用する例について説明したが、書込みアドレス中の
、例えば下位４ビツトの次に高位の４ビツトを用いて第
１記憶装置（２）内のビット列の各々を第２記憶装置（
１）へ書込むように構成してもよい、従って、本明細書
でのデータ部分なる用語は１ビツト乃至ビット動勢を意
味する。
（７） 発明の効果
以上の説明より明らかなように、本発明によれば次のよ
うな効果が得られる。
うな効果が得られる。
（１） 第２記憶装置のための書込みアドレスのアド
レス部分によって指定される＠１記憶装置のデータを、
上記書込みアドレスで指定される＠２記憶装置の記憶位
置へ書込むことが出来る。
レス部分によって指定される＠１記憶装置のデータを、
上記書込みアドレスで指定される＠２記憶装置の記憶位
置へ書込むことが出来る。
（２） （１）の書込みはデータＱ編集操作を一切必要
としないから、書込みを高速化しうみ。
としないから、書込みを高速化しうみ。
（３）従って、第２記憶装置からデータを短時間のうち
に利用しうる等である。
に利用しうる等である。
第１図は本発明の実施例を示す図、第２図は第１図イメ
ージメモリの一部記憶領域へのデータの書込みを説明す
るための図でるる。 図中（１）は第２記憶装置（イメージメモリ）、（２）
は第１記憶装置、（３）は制御論理回路、（５）はコマ
ンドスティタスレジスタ、（６）はアドレスカラ／／、
ｆ７）ｉレングスカウンタ、ｆ８）はレングスレジスタ
、（９）は書込み制御回路、α曖はドツトパターンデー
タレジスタ、Ｉは比較回路、（１２，０４゜（ｌｅはマ
ルチプレクサである。 特 許 出 願 人 富士通株式会社第１図 ３ 了 Ｎ− 第２図 ）１１ １ １ ｌ ｌ Ｌ−一一一一 一一一一二一 １ １ １
ージメモリの一部記憶領域へのデータの書込みを説明す
るための図でるる。 図中（１）は第２記憶装置（イメージメモリ）、（２）
は第１記憶装置、（３）は制御論理回路、（５）はコマ
ンドスティタスレジスタ、（６）はアドレスカラ／／、
ｆ７）ｉレングスカウンタ、ｆ８）はレングスレジスタ
、（９）は書込み制御回路、α曖はドツトパターンデー
タレジスタ、Ｉは比較回路、（１２，０４゜（ｌｅはマ
ルチプレクサである。 特 許 出 願 人 富士通株式会社第１図 ３ 了 Ｎ− 第２図 ）１１ １ １ ｌ ｌ Ｌ−一一一一 一一一一二一 １ １ １
Claims (4)
- （１） 第１記憶装置から第２記憶装置へデータを書
込むデータ書込み方式において、上記第２記憶装置へ書
込まんとするデータのだめの書込みアドレスの内の予め
決められたアドレス部分によって指定されるデータを上
記第１記憶装置から取出すようになし、そのデータを上
記書込みアドレスによって指定される上記第２記憶装置
の記憶位置に書込むことを特徴とするデータ書込み方式
。 - （２）上記第２記憶装置へ書込まれるデータは上記第１
記憶装置からバッファに置かれた上記書込みアドレスの
アドレスポインタの下位アドレス部分で生成されるアド
レスの属する行データ内の、上記下位アドレス部分の構
成ビットを上記下位アドレス部分で生成されるアドレス
からインクリメントして順次に生成されるアドレスによ
って指定されるデータ部分から成シ、該データ部分の各
々はインクリメントされる誉込みアドレスのアドレスポ
インタから上記書込まれるべき範囲を指友するレングス
だけ大きい書込みアドレスまで順次に書込まれることを
特徴とする特許請求の範囲ｍ１項記載のデータ書込み方
式。 - （３） 上記アドレスポインタ及びレングスを予め決
められる更新値だ轄変更してデータに対する上記と同様
の処ｊＩｌｉｔ−なすことを特徴とする特許請求の範囲
第２項記載のデータ書込み方式。 - （４） 上記データ部分はビットであることを特徴と
する特許請求の範ＷＡ纂１項、亀２項、又はａ１３１１
記載のデータ書込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211207A JPS58115676A (ja) | 1981-12-28 | 1981-12-28 | デ−タ書込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211207A JPS58115676A (ja) | 1981-12-28 | 1981-12-28 | デ−タ書込み方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115676A true JPS58115676A (ja) | 1983-07-09 |
| JPS63835B2 JPS63835B2 (ja) | 1988-01-08 |
Family
ID=16602107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56211207A Granted JPS58115676A (ja) | 1981-12-28 | 1981-12-28 | デ−タ書込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115676A (ja) |
Cited By (3)
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|---|---|---|---|---|
| JPS60245085A (ja) * | 1984-05-19 | 1985-12-04 | Hitachi Ltd | 塗潰し処理方式 |
| JPS61292678A (ja) * | 1985-06-21 | 1986-12-23 | 株式会社日立製作所 | 表示制御装置 |
| WO1987006743A1 (en) * | 1986-04-25 | 1987-11-05 | Fanuc Ltd | Image processor |
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| JPS5711383A (en) * | 1980-06-24 | 1982-01-21 | Nippon Electric Co | Design pattern generating method and device |
-
1981
- 1981-12-28 JP JP56211207A patent/JPS58115676A/ja active Granted
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS63835B2 (ja) | 1988-01-08 |
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