JPS58114507A - マイクロ波発振器 - Google Patents
マイクロ波発振器Info
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- JPS58114507A JPS58114507A JP21536781A JP21536781A JPS58114507A JP S58114507 A JPS58114507 A JP S58114507A JP 21536781 A JP21536781 A JP 21536781A JP 21536781 A JP21536781 A JP 21536781A JP S58114507 A JPS58114507 A JP S58114507A
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- Japan
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- gate
- drain
- source
- oscillator
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/18—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising distributed inductance and capacitance
- H03B5/1841—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising distributed inductance and capacitance the frequency-determining element being a strip line resonator
- H03B5/1847—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising distributed inductance and capacitance the frequency-determining element being a strip line resonator the active element in the amplifier being a semiconductor device
- H03B5/1852—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising distributed inductance and capacitance the frequency-determining element being a strip line resonator the active element in the amplifier being a semiconductor device the semiconductor device being a field-effect device
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明（ｌ′ｌｊ電界効果トランジスタを用いたマイク
ロ波発振器の回路構成に関する。
ロ波発振器の回路構成に関する。
発明の技術的背景とその間嘔点
従来、電界効果トランジスタ（以下Ｆ’ＢＴと略称する
）を用いた発振器は第１図に示すように、例えば２ポー
トのＦＥＴ回路１の一方の端子面４−４’に共振回路２
を、他方の端子面５−５′に整合回路３を接読し、端子
面６−６′から発振出力を取り出す構成になっている。
）を用いた発振器は第１図に示すように、例えば２ポー
トのＦＥＴ回路１の一方の端子面４−４’に共振回路２
を、他方の端子面５−５′に整合回路３を接読し、端子
面６−６′から発振出力を取り出す構成になっている。
共振回路２としては発振周波数の安定度を良くするため
に例えば一端に無反射終端９を接続した伝送線路８−＃
の近傍に誘電体共振器７を装荀する方法が用いられてい
る。ここで、ＦＥＴ回路１の特性マトリクスをＳパラメ
ータ（Ｓｌ，、Ｓｌ ２ ％ Ｓｔ ｌ 、Ｓｔ□）で
表示し、端子面４−４′から共振回路２側を見込んだ反
射係数をｒ，とすると、端子面５−５′からＦＥＴ回路
１側を見込んだ反射係数４ａＩ”Ｄは で表わされ、発振するための必要条件は１、７’ｎ １
＞１である。すなわち、Ｆ’ＥＴ回路１のＳパラメータ
が与えられると，１７’ｎｉ＞１を満足するための１ｒ
，１には最小値１ｒ，１ｍｉｎが存在する。ところで、
第１図に示した誘電体共振器７と伝送線路北８との距離
ｄとｌｒ，１には第２図に示すような関係があり、Ｉ
ｒＩｌ ｍｌｎに対応してｄには上限（ ｄ ｍａｘ
）が存在する。
に例えば一端に無反射終端９を接続した伝送線路８−＃
の近傍に誘電体共振器７を装荀する方法が用いられてい
る。ここで、ＦＥＴ回路１の特性マトリクスをＳパラメ
ータ（Ｓｌ，、Ｓｌ ２ ％ Ｓｔ ｌ 、Ｓｔ□）で
表示し、端子面４−４′から共振回路２側を見込んだ反
射係数をｒ，とすると、端子面５−５′からＦＥＴ回路
１側を見込んだ反射係数４ａＩ”Ｄは で表わされ、発振するための必要条件は１、７’ｎ １
＞１である。すなわち、Ｆ’ＥＴ回路１のＳパラメータ
が与えられると，１７’ｎｉ＞１を満足するための１ｒ
，１には最小値１ｒ，１ｍｉｎが存在する。ところで、
第１図に示した誘電体共振器７と伝送線路北８との距離
ｄとｌｒ，１には第２図に示すような関係があり、Ｉ
ｒＩｌ ｍｌｎに対応してｄには上限（ ｄ ｍａｘ
）が存在する。
一方、誘電体共振器を用いた発振器では周波数安定性を
良くするために共振器のＱｏおよびＱ ｅｘｔを大きく
する必要があるが、ｄを小さくするとＱｏ、Ｑｅｘｔは
小さくなってしまう。すなわち、発振器の安定性の点か
らはｄを大きくする（ただしｄ （ｄ ｍａｘ ）こと
が埴ましＡが、この場合、１７”ｎｌが小さくなるため
発振しにくくなり出力も低下する。従って、これらを解
決するためにｌ ｒｌ １ ｍｊｎが小さくても発掘
条件を満足するＰＥＴ回路１が実現できれば発振の容易
さ、安定性の両方を満足させることができる。ところで
、ＧａＡｓＦＥＴを用いた発振器を実現するとき、ＦＥ
Ｔ回路方式としてはソース接地、ゲート接地、ドレイン
接地が考えられる。一方、ＦＥＴの外囲器の形状は第３
図に示すように外囲器本体１１からゲート１２、ドレイ
ン１３および２本のソース１４．１５の各リードが出て
おり、さらに外囲器の一方の面１６は側壁に設けた金属
パターン１７を介してソース１４．１５と同電位になっ
ている。すなわちＦＥＴの外囲器はソース接地とするの
に都合よくできているため、ゲート接地あるいはドレイ
ン接地で使用する場合には共振回路と出力側の整合回路
が直角となるため回路構成が複雑になったり、相互干渉
によって不要な発振を起しゃすめという欠点があった。
良くするために共振器のＱｏおよびＱ ｅｘｔを大きく
する必要があるが、ｄを小さくするとＱｏ、Ｑｅｘｔは
小さくなってしまう。すなわち、発振器の安定性の点か
らはｄを大きくする（ただしｄ （ｄ ｍａｘ ）こと
が埴ましＡが、この場合、１７”ｎｌが小さくなるため
発振しにくくなり出力も低下する。従って、これらを解
決するためにｌ ｒｌ １ ｍｊｎが小さくても発掘
条件を満足するＰＥＴ回路１が実現できれば発振の容易
さ、安定性の両方を満足させることができる。ところで
、ＧａＡｓＦＥＴを用いた発振器を実現するとき、ＦＥ
Ｔ回路方式としてはソース接地、ゲート接地、ドレイン
接地が考えられる。一方、ＦＥＴの外囲器の形状は第３
図に示すように外囲器本体１１からゲート１２、ドレイ
ン１３および２本のソース１４．１５の各リードが出て
おり、さらに外囲器の一方の面１６は側壁に設けた金属
パターン１７を介してソース１４．１５と同電位になっ
ている。すなわちＦＥＴの外囲器はソース接地とするの
に都合よくできているため、ゲート接地あるいはドレイ
ン接地で使用する場合には共振回路と出力側の整合回路
が直角となるため回路構成が複雑になったり、相互干渉
によって不要な発振を起しゃすめという欠点があった。
第４図に従来のソース接地型ＦＢＴ発振器の構成を示し
ており、第１図と共通する部分には同一の番号を付した
。２１けＦＥＴ、２２．２．９．２４はそれぞれソース
、ゲート、ドレインであり、端子２５．２６はそれぞれ
ドレインとゲートのバイアス端子、２７．２８はＲＦチ
ョーク、２９．３０は直流用土用のキャパシタである。
ており、第１図と共通する部分には同一の番号を付した
。２１けＦＥＴ、２２．２．９．２４はそれぞれソース
、ゲート、ドレインであり、端子２５．２６はそれぞれ
ドレインとゲートのバイアス端子、２７．２８はＲＦチ
ョーク、２９．３０は直流用土用のキャパシタである。
まず、帰還回路を接続しない場合を考える。布板のＧａ
ＡｓＦＥＴをソース接地した時ン のｆ＝ １０ Ｇ ＨｚでのＳバまメータの一例を次表
に示した。
ＡｓＦＥＴをソース接地した時ン のｆ＝ １０ Ｇ ＨｚでのＳバまメータの一例を次表
に示した。
このＳパラメータから（１１式により、１７’ｎｌにな
るｌｒ、１ｍ１ｎを求めるとｌ ｒ 、 ｌ ｍｉｎ
＝０．８５となる。従って、第２図よりｄをかなり小さ
くする必要があり、発振器の安定性が悪くなってし−ま
う。つぎに、帰還回路３１を接続した場合について考え
る。帰還回路３１は帰還を目的としたインダクタ３２と
直流用土用キャパシタ３３で構成する。この回路で例え
ばインダクタ３２のインダクタンスしを９．３ ｎ Ｈ
とすると、前述のｌ ｒ、 ｌ ｍ１ｎ＝０．５ ｓ
ｓｃと小さくできるため、ｄを大きくできかなり安定な
発振器を実現することができる。しかしながら、この発
振器は帰還１ｕ路全Ｆ’ＥＴ外囲器の外部に設ける ５
− ため回路が複雑になるという欠点があった。また、第４
図のソース接地型発振器ではドレインに正電圧ｖＤ１ゲ
ートに負電圧■０の２極性の電源が必要になるという欠
点もあった。ところで、第４図のドレインバイアス端子
２５に負のバイアス電圧を印加し、ＦＥＴのソースとド
レインを反転させることで、外形状はソース接地と同様
でろりながら実質的にはドレイン接地で動作させるいわ
ゆるリバースチャネルドレイン接地型発振器がある。こ
のドレイン接地型では帰遷回路３１を接続しない状態で
ｌｒｌ １ｍ１ｎが０．７７となるため、ソース接地型
に比べて発振器の安定性を向上させることができる。し
かしながら、負のバイアス電圧を必要とするため、正の
バイアス電圧で、動作する増幅器等と一体化して使用す
るモジュールでは使いにくいという欠点が、あつ念。
るｌｒ、１ｍ１ｎを求めるとｌ ｒ 、 ｌ ｍｉｎ
＝０．８５となる。従って、第２図よりｄをかなり小さ
くする必要があり、発振器の安定性が悪くなってし−ま
う。つぎに、帰還回路３１を接続した場合について考え
る。帰還回路３１は帰還を目的としたインダクタ３２と
直流用土用キャパシタ３３で構成する。この回路で例え
ばインダクタ３２のインダクタンスしを９．３ ｎ Ｈ
とすると、前述のｌ ｒ、 ｌ ｍ１ｎ＝０．５ ｓ
ｓｃと小さくできるため、ｄを大きくできかなり安定な
発振器を実現することができる。しかしながら、この発
振器は帰還１ｕ路全Ｆ’ＥＴ外囲器の外部に設ける ５
− ため回路が複雑になるという欠点があった。また、第４
図のソース接地型発振器ではドレインに正電圧ｖＤ１ゲ
ートに負電圧■０の２極性の電源が必要になるという欠
点もあった。ところで、第４図のドレインバイアス端子
２５に負のバイアス電圧を印加し、ＦＥＴのソースとド
レインを反転させることで、外形状はソース接地と同様
でろりながら実質的にはドレイン接地で動作させるいわ
ゆるリバースチャネルドレイン接地型発振器がある。こ
のドレイン接地型では帰遷回路３１を接続しない状態で
ｌｒｌ １ｍ１ｎが０．７７となるため、ソース接地型
に比べて発振器の安定性を向上させることができる。し
かしながら、負のバイアス電圧を必要とするため、正の
バイアス電圧で、動作する増幅器等と一体化して使用す
るモジュールでは使いにくいという欠点が、あつ念。
発明の目的
本発明は上記の欠点を除去するもので、ＰＥＴのソース
は抵抗を介して接地し、ゲートに共６ − 振回路あるいはりアクタンス回路、ドレインに・バイア
ス電源回路と整合回路あるいは共振回路を設けることに
より、安定に発振する負荷インピーダンスの範囲が広く
、かつ正の一電源で動作し得る回路構成の簡単なマイク
ロ波発振器を提供することを目的とする。
は抵抗を介して接地し、ゲートに共６ − 振回路あるいはりアクタンス回路、ドレインに・バイア
ス電源回路と整合回路あるいは共振回路を設けることに
より、安定に発振する負荷インピーダンスの範囲が広く
、かつ正の一電源で動作し得る回路構成の簡単なマイク
ロ波発振器を提供することを目的とする。
発明の概要
本発明は、ＦＥＴのドレインにバイアス電源回路と整合
回路あるいは共振回路を接読し、ゲートに共振回路ある
いはりアクタンス回路を接続し、ソースは最適ドレイン
電流ＩＤＳとゲートバイアス電圧Ｖａ８できまる抵抗値
Ｒ＝ｌＶＧｓ／ＩＤ５Ｉをもつ抵抗を介して接地し、高
周波短絡接地用キャパシタは接幌しない回路構成を特徴
とするマイクロ波発振器である。
回路あるいは共振回路を接読し、ゲートに共振回路ある
いはりアクタンス回路を接続し、ソースは最適ドレイン
電流ＩＤＳとゲートバイアス電圧Ｖａ８できまる抵抗値
Ｒ＝ｌＶＧｓ／ＩＤ５Ｉをもつ抵抗を介して接地し、高
周波短絡接地用キャパシタは接幌しない回路構成を特徴
とするマイクロ波発振器である。
発明の実施例
以下、本発明の実施例を図面を参照して説明する。
即ち、第５図は本発明のＦＥＴ発振器を示しており、篤
４図と共通する部分には同一の番号を付した。ＦＥＴ２
１のソースと接地間に抵抗４１を設け、ゲート２３はＲ
Ｆチョーク４２を介して直流的に接地しである。この発
振器の性能を前記の表に示したＳパラメータを用いて検
討する。抵抗４１を接続したことを考慮し、抵抗４１の
値閥に対して前述ｌｒ、１ｍ１ｎを計算し、その結果を
第６図に示した。すなわち、Ｒが大きくなるにつれてｌ
ｒ、１ｍ１ｎは小さくなり、ａ’、４ｏΩでｌｒ、１ｍ
１ｎは０．６頃下となる。従って、従来の帰還回路無し
のソース接地型、およびドレイン接地型に比べてｌ ｒ
、１ｍ１ｎが小さい念め、第１図の共振回路２で誘電体
共振器と線路の間隔ｄを広くできるため、周波数安定度
のよい発振器が実現できる。ところで、抵抗４１はＦＥ
Ｔのバイアス回路も兼用しており、その値ＲばＦＥＴ２
１のドレイン電流工ｄＳの設定［直で決定される。例え
ば所望のＩｄｓ＝２０ｍＡでその時のＶＧＳ＝−１，５
Ｖとすると、Ｒ＝７５Ωとすればよく、この時第６図よ
りｌ ｒ、 ｌ ｍ１ｎ＝０．５７となる。すなわち
、ソースと接地間に抵抗を接続することにより、ｌ ｒ
ｌｌ ｒｎｉｎを小さくできて安定な発振器が実現でき
る。さらに−電源で動作するため、第４図に示すゲート
側に接続していたバイアス回路が不要となり、回路構成
を簡単化することができる。
４図と共通する部分には同一の番号を付した。ＦＥＴ２
１のソースと接地間に抵抗４１を設け、ゲート２３はＲ
Ｆチョーク４２を介して直流的に接地しである。この発
振器の性能を前記の表に示したＳパラメータを用いて検
討する。抵抗４１を接続したことを考慮し、抵抗４１の
値閥に対して前述ｌｒ、１ｍ１ｎを計算し、その結果を
第６図に示した。すなわち、Ｒが大きくなるにつれてｌ
ｒ、１ｍ１ｎは小さくなり、ａ’、４ｏΩでｌｒ、１ｍ
１ｎは０．６頃下となる。従って、従来の帰還回路無し
のソース接地型、およびドレイン接地型に比べてｌ ｒ
、１ｍ１ｎが小さい念め、第１図の共振回路２で誘電体
共振器と線路の間隔ｄを広くできるため、周波数安定度
のよい発振器が実現できる。ところで、抵抗４１はＦＥ
Ｔのバイアス回路も兼用しており、その値ＲばＦＥＴ２
１のドレイン電流工ｄＳの設定［直で決定される。例え
ば所望のＩｄｓ＝２０ｍＡでその時のＶＧＳ＝−１，５
Ｖとすると、Ｒ＝７５Ωとすればよく、この時第６図よ
りｌ ｒ、 ｌ ｍ１ｎ＝０．５７となる。すなわち
、ソースと接地間に抵抗を接続することにより、ｌ ｒ
ｌｌ ｒｎｉｎを小さくできて安定な発振器が実現でき
る。さらに−電源で動作するため、第４図に示すゲート
側に接続していたバイアス回路が不要となり、回路構成
を簡単化することができる。
なお、この抵抗４１は帰還回路の働きをしているが、層
中定数回路であるため、周波数依存性が小さく、分布定
数回路の帰還回路を用いた場合に起る不要モードによる
発振を抑えるという待受がある。なお、ＲＦチョーク４
２はゲートを接地電位とするために必要であるが、これ
によりゲート端子に外来サージ電圧が印加されてもＦＥ
Ｔが破壊することがないという長所がある。
中定数回路であるため、周波数依存性が小さく、分布定
数回路の帰還回路を用いた場合に起る不要モードによる
発振を抑えるという待受がある。なお、ＲＦチョーク４
２はゲートを接地電位とするために必要であるが、これ
によりゲート端子に外来サージ電圧が印加されてもＦＥ
Ｔが破壊することがないという長所がある。
第７図に誘電体共振器を用い、誘電体基板上にマイクロ
ストリップ線路で構成したＦＥＴ発振器の具体例を示し
た。５１はＦＥＴ、５２．５３．５４はそれぞれソース
、ゲート、ドレインの各リードである。ゲートリード５
３にはその一端に無反射終端５５を接続したマイクロス
＝ ９− トリップ線路５６と、この線路５６と結合するように装
荷された発振周波数安定化のための誘電体共振器５７か
ら成る共振回路を接続する。
ストリップ線路で構成したＦＥＴ発振器の具体例を示し
た。５１はＦＥＴ、５２．５３．５４はそれぞれソース
、ゲート、ドレインの各リードである。ゲートリード５
３にはその一端に無反射終端５５を接続したマイクロス
＝ ９− トリップ線路５６と、この線路５６と結合するように装
荷された発振周波数安定化のための誘電体共振器５７か
ら成る共振回路を接続する。
また、ソースリード５２は抵抗５８を介して接地する。
発振出力はドレインリード５４から整合回路５９および
直流阻止用キャパシタ６０を介して出力端子６１から取
り出す。なお、ＦＥＴ５１のドレインバイアスは端子６
２からＲＦチョーク６３および一端をキャパシタ６４で
高周波短絡した高インピーダンス線路６５を介して印加
する。前述のように抵抗５８を接続することにより、正
のドレインバイアス電圧のみで動作し、かつ発振のため
の必要条件＋７’ＤＩ＞１を満足するｌ ｒｌ １ｍ
ｊｎを小さくできるため誘電体共振器５７と線路５６の
距離ｄを大きくでき、周波数安定度の良い発振器が実現
できる。
直流阻止用キャパシタ６０を介して出力端子６１から取
り出す。なお、ＦＥＴ５１のドレインバイアスは端子６
２からＲＦチョーク６３および一端をキャパシタ６４で
高周波短絡した高インピーダンス線路６５を介して印加
する。前述のように抵抗５８を接続することにより、正
のドレインバイアス電圧のみで動作し、かつ発振のため
の必要条件＋７’ＤＩ＞１を満足するｌ ｒｌ １ｍ
ｊｎを小さくできるため誘電体共振器５７と線路５６の
距離ｄを大きくでき、周波数安定度の良い発振器が実現
できる。
この発振器では誘電体共振器５７の共振周波数以外で不
要な発振を防ぐため抵抗の無反射終端５５を接続してお
り、無反射終端５５を介してゲートを接地しているため
、第５図に示したＲ’ −１０− Ｆチョーク４２は不要となる。第７図では発振回路部を
誘電体基板上に構成するハイブリッドマイクロ波集噴回
路（、Ｍ Ｉ Ｃ）の例を示したが、Ｆ 、Ｅ Ｔ回路
１および整合回路３ ｆｃＧ ａＡ ｓ等の半導体基板
上に形成するモノリシックマイクロ波集積回路（ＭＭＩ
Ｃ）に本発明を応用した例を第８図ｆａｌ 、ｒｂｌに
示す。第８図ｆｂｌは同図（ａｌのｂ−ｂ′線での断面
図である。７１はＧ ａ Ａ ｓ等の半絶縁性半導体基
板、７２は接地導体膜、７３はＦＥＴの能動領域であり
、そのト部にソース７４−ａ、 ７４−ｂ、ゲート７
５、ドレイン７６の各電極を形成する。ソース７４−
ａ 。
要な発振を防ぐため抵抗の無反射終端５５を接続してお
り、無反射終端５５を介してゲートを接地しているため
、第５図に示したＲ’ −１０− Ｆチョーク４２は不要となる。第７図では発振回路部を
誘電体基板上に構成するハイブリッドマイクロ波集噴回
路（、Ｍ Ｉ Ｃ）の例を示したが、Ｆ 、Ｅ Ｔ回路
１および整合回路３ ｆｃＧ ａＡ ｓ等の半導体基板
上に形成するモノリシックマイクロ波集積回路（ＭＭＩ
Ｃ）に本発明を応用した例を第８図ｆａｌ 、ｒｂｌに
示す。第８図ｆｂｌは同図（ａｌのｂ−ｂ′線での断面
図である。７１はＧ ａ Ａ ｓ等の半絶縁性半導体基
板、７２は接地導体膜、７３はＦＥＴの能動領域であり
、そのト部にソース７４−ａ、 ７４−ｂ、ゲート７
５、ドレイン７６の各電極を形成する。ソース７４−
ａ 。
７４−ｂには抵抗膜パターン７７−ａ１７７−ｂを接続
し、その一端にはスルーホールあるいは基板７１の側壁
で接地導体、″摸７２に接続する導体パターン７ＦＩ−
ａ、７Ｂ−ｂを形成する。
し、その一端にはスルーホールあるいは基板７１の側壁
で接地導体、″摸７２に接続する導体パターン７ＦＩ−
ａ、７Ｂ−ｂを形成する。
ゲート７５には線路導体７９を接続し、その一端には誘
電体共振器を装荀し、た共振回路２を接続する。ドレイ
ン７６には出力側の整合回路のパターン８０を接続し、
その出力側には誘電体膜８１と電極８２とで直流阻止用
のキヤ・くシタを形成する。線路８３はドレインバイア
ス用の高インピーダンス線路であり、その他端はキャパ
シタ８４で高周波短絡とし、その上部電極にドレインバ
イアス電圧を印加する。すなわち、等価回路あるいけ動
作原理は第７図のＭＩＣと同様であるが、このＭＭＩＣ
の採用により、共振回路以外をすべて同一半導体基板上
に形成できるため、発振回路部の大幅な小形化が実現で
きる。とくに、ソース接地でドレインとゲート間に帰還
回路を設けた場合、第８図のよりなＦＥＴの電極構造で
は立体配線を必要とするが、本発明によれば製作工程を
簡単化することができる。さらに、抵抗膜パターン７７
−ａ、７７−ｂを用いたことで一電源化できるため、ゲ
ート側のバイアス用高インピーダンス線路および高周波
短絡用のキャパシタが不要となり、ＭＭＩＣの回路パタ
ーンの小形化が可能となる。
電体共振器を装荀し、た共振回路２を接続する。ドレイ
ン７６には出力側の整合回路のパターン８０を接続し、
その出力側には誘電体膜８１と電極８２とで直流阻止用
のキヤ・くシタを形成する。線路８３はドレインバイア
ス用の高インピーダンス線路であり、その他端はキャパ
シタ８４で高周波短絡とし、その上部電極にドレインバ
イアス電圧を印加する。すなわち、等価回路あるいけ動
作原理は第７図のＭＩＣと同様であるが、このＭＭＩＣ
の採用により、共振回路以外をすべて同一半導体基板上
に形成できるため、発振回路部の大幅な小形化が実現で
きる。とくに、ソース接地でドレインとゲート間に帰還
回路を設けた場合、第８図のよりなＦＥＴの電極構造で
は立体配線を必要とするが、本発明によれば製作工程を
簡単化することができる。さらに、抵抗膜パターン７７
−ａ、７７−ｂを用いたことで一電源化できるため、ゲ
ート側のバイアス用高インピーダンス線路および高周波
短絡用のキャパシタが不要となり、ＭＭＩＣの回路パタ
ーンの小形化が可能となる。
なお、以上の発明はゲートに共振回路を、ドレイン側に
整合回路を接続した場合を説明したが、これに限らず、
ゲートにリアクタンス回路を接続し、ドレイン側に共振
回路を接続する、いわゆる秀過形発掘器についても同様
の効果がある。
整合回路を接続した場合を説明したが、これに限らず、
ゲートにリアクタンス回路を接続し、ドレイン側に共振
回路を接続する、いわゆる秀過形発掘器についても同様
の効果がある。
発明の効果
以上述べたように本発明によれば、発振条件を満足する
ゲート側共振回路の最小反射係数（ｌｒ、１ｍ１ｎ）を
小さくできるので誘電体共振器を用いた場合にＱｅＸｔ
を犬きくでき、発振周波数安定度のよい発振器が実現で
きる。さらに、この発振器はゲート側のバイアス電源回
路を必要とせず、ドレインに正のバイアス電圧を印加す
れば良いため発振回路を簡略化することができる。とく
に、ＭＭＩＣ化した場合は回路パターンの簡単化により
チップ面積の小さいマイクロ波発揚器を提供することが
できる。
ゲート側共振回路の最小反射係数（ｌｒ、１ｍ１ｎ）を
小さくできるので誘電体共振器を用いた場合にＱｅＸｔ
を犬きくでき、発振周波数安定度のよい発振器が実現で
きる。さらに、この発振器はゲート側のバイアス電源回
路を必要とせず、ドレインに正のバイアス電圧を印加す
れば良いため発振回路を簡略化することができる。とく
に、ＭＭＩＣ化した場合は回路パターンの簡単化により
チップ面積の小さいマイクロ波発揚器を提供することが
できる。
第１図は従来のＦＢＴ発振器の回路構成を示す構成説明
図、第２図は誘電体共振器と線路との距離ｄと共奈回路
の反射係数１ｒ、１の関係 １３− を示す“特１性図、第３図は従来のＦＥＴの外囲器の構
造を示す斜視図、第４図は従来のソース接地ＰＥＴ発振
器の回路構成を示す構成説明図、第５図は本発明の一実
施例を示す回路構成説明図、第６図は本発明に係るＦＥ
Ｔのソースに接続する抵抗の値四とｌｒ、１ｍ１ｎの関
係を示す特性図、第７図は本発明のマイクロ波発振器を
ＭＩＣで構成した例を示す構成説明図、第８図（ａｌは
本発明のマイクロ波発振器をＭ、Ｍ′ＬＣで構成し九例
を示す平面図、第８図ｆｂｌは同図ｆａｌのｂ−ｂ′線
断面図である。 １・・・ＦＥＴ回路、２・・・共振回路、３．５９・・
・整合回路、７．５７・・・誘電体共振器、８．５６“
・・伝送路、２１．５）・・・ＦＥＴ１２２・・・ソー
ス、２３・・・ゲート、２４・・・ドレイン、２７，２
Ｂ、６３・・・ＲＦチョーク、３０．６０，６４・・・
キャパシタ、３１・・・帰還回路、４１．５８°・・抵
抗、７１・・・半導体基板。 出願人代理人 弁理士 鈴 江 武 彦 １４−
図、第２図は誘電体共振器と線路との距離ｄと共奈回路
の反射係数１ｒ、１の関係 １３− を示す“特１性図、第３図は従来のＦＥＴの外囲器の構
造を示す斜視図、第４図は従来のソース接地ＰＥＴ発振
器の回路構成を示す構成説明図、第５図は本発明の一実
施例を示す回路構成説明図、第６図は本発明に係るＦＥ
Ｔのソースに接続する抵抗の値四とｌｒ、１ｍ１ｎの関
係を示す特性図、第７図は本発明のマイクロ波発振器を
ＭＩＣで構成した例を示す構成説明図、第８図（ａｌは
本発明のマイクロ波発振器をＭ、Ｍ′ＬＣで構成し九例
を示す平面図、第８図ｆｂｌは同図ｆａｌのｂ−ｂ′線
断面図である。 １・・・ＦＥＴ回路、２・・・共振回路、３．５９・・
・整合回路、７．５７・・・誘電体共振器、８．５６“
・・伝送路、２１．５）・・・ＦＥＴ１２２・・・ソー
ス、２３・・・ゲート、２４・・・ドレイン、２７，２
Ｂ、６３・・・ＲＦチョーク、３０．６０，６４・・・
キャパシタ、３１・・・帰還回路、４１．５８°・・抵
抗、７１・・・半導体基板。 出願人代理人 弁理士 鈴 江 武 彦 １４−
Claims (1)
- 電界効果トランジスタのドレインにバイアス電源回路と
整合回路あるいは共振回路を接読し、前記電界効果トラ
ンジスタのゲートに共振回路あるい（４リアクタンス回
路を接読し、更に前記゛電界効果トランジスタのソース
は抵抗を介して接地することを特徴とするマイクロ波発
振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21536781A JPS58114507A (ja) | 1981-12-26 | 1981-12-26 | マイクロ波発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21536781A JPS58114507A (ja) | 1981-12-26 | 1981-12-26 | マイクロ波発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114507A true JPS58114507A (ja) | 1983-07-07 |
Family
ID=16671115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21536781A Pending JPS58114507A (ja) | 1981-12-26 | 1981-12-26 | マイクロ波発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114507A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288402A (ja) * | 1985-10-14 | 1987-04-22 | Nec Corp | モノリシツクマイクロ波発振器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647107A (en) * | 1979-09-25 | 1981-04-28 | Matsushita Electric Ind Co Ltd | Ultrahigh-frequency oscillating circuit |
-
1981
- 1981-12-26 JP JP21536781A patent/JPS58114507A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647107A (en) * | 1979-09-25 | 1981-04-28 | Matsushita Electric Ind Co Ltd | Ultrahigh-frequency oscillating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288402A (ja) * | 1985-10-14 | 1987-04-22 | Nec Corp | モノリシツクマイクロ波発振器 |
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