JPS58114398A - 記憶装置 - Google Patents
記憶装置Info
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- JPS58114398A JPS58114398A JP56212062A JP21206281A JPS58114398A JP S58114398 A JPS58114398 A JP S58114398A JP 56212062 A JP56212062 A JP 56212062A JP 21206281 A JP21206281 A JP 21206281A JP S58114398 A JPS58114398 A JP S58114398A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
らに詳しく云えば咳装置の読出しデータの誤シ訂正回路
系の回路構成に関する。
系の回路構成に関する。
第１図から第３図までは従来の記憶装置の絖出しデータ
誤ヤ訂正回路系の構成を示す回路ブロック図である。
最初にこれら各従来例の構成と動作説明を行なう。
誤ヤ訂正回路系の構成を示す回路ブロック図である。
最初にこれら各従来例の構成と動作説明を行なう。
第１図は、絖出しデータの誤ヤ訂正機能を常時作動させ
る回路構成である。
る回路構成である。
図において１０は記憶回路部からの読出しデータと訂正
符号データの情報信号線であり１この情軸線のデータは
一時記憶を行なう保持回路１１へ供給され、その出力情
報は情報線ルを介して誤りの有無を検索するＷＡシ検出
回路１３に供給される。 −り検出回路１３の出力情報
は情報線１４を介して誤りビット位置の指示を行なうデ
コーダ回路１５へ供給される。 ここで情報線１６の出
力情報と前記情報線νの情報とが排他的論理和回路！構
成される訂正回路１７へ供給され１訂正回路１７は情報
＠１０の読出し情報に誤りがあればそれを訂正して情報
線１１１に出力し、外部装置へ転送する。 この回路は
常に前記で示した各回路を経由すゐ九め記憶回路部から
の読出し情報に九とえ誤）が無くても早く外部装置へ転
送することができない欠点がある。
符号データの情報信号線であり１この情軸線のデータは
一時記憶を行なう保持回路１１へ供給され、その出力情
報は情報線ルを介して誤りの有無を検索するＷＡシ検出
回路１３に供給される。 −り検出回路１３の出力情報
は情報線１４を介して誤りビット位置の指示を行なうデ
コーダ回路１５へ供給される。 ここで情報線１６の出
力情報と前記情報線νの情報とが排他的論理和回路！構
成される訂正回路１７へ供給され１訂正回路１７は情報
＠１０の読出し情報に誤りがあればそれを訂正して情報
線１１１に出力し、外部装置へ転送する。 この回路は
常に前記で示した各回路を経由すゐ九め記憶回路部から
の読出し情報に九とえ誤）が無くても早く外部装置へ転
送することができない欠点がある。
次にこのような欠点を改善するものとして、第２図およ
び館３図で示される回路がある。
び館３図で示される回路がある。
これら構成は、記憶回路部からの読出し情報をまず外部
装置へ転送し、その間、並列に尚該情報のｗＡりの有無
の検索を行ない、哄りが検出され九場合には当該情報を
訂正し１再度外部装置へ転送するものである。
装置へ転送し、その間、並列に尚該情報のｗＡりの有無
の検索を行ない、哄りが検出され九場合には当該情報を
訂正し１再度外部装置へ転送するものである。
まず、第２図の回路構成より説明をする。
＠２図において、１０ 、１１ 、ν、１３．１４．１
５．１６．１７および１８で示される部分はそれぞれ第
１図０１０．１１へ１２．１３．１４．１５．１６およ
び１８と全て同じ動作をする。
５．１６．１７および１８で示される部分はそれぞれ第
１図０１０．１１へ１２．１３．１４．１５．１６およ
び１８と全て同じ動作をする。
１９は情報線１８の訂正情報と翫情報＠１２の読出し情
報とを各々入力としどちらか一方の入力を情報ｌｌＩ２
４に出力し、それを外部装置へ転送する丸めの切替回路
で、この切替えは情報線１４の情報を入力として誤りの
識別を行なう１１１）識別回路ｎの出力信号によって行
なわれる 第３図は第２図とほぼ同様な（ロ）路であるが、デコー
ダ回路すの構成が異なっている。
報とを各々入力としどちらか一方の入力を情報ｌｌＩ２
４に出力し、それを外部装置へ転送する丸めの切替回路
で、この切替えは情報線１４の情報を入力として誤りの
識別を行なう１１１）識別回路ｎの出力信号によって行
なわれる 第３図は第２図とほぼ同様な（ロ）路であるが、デコー
ダ回路すの構成が異なっている。
他の回路部、すなわち第１％第２図と同符号部分は変わ
らない。 デコーダ回路１５は情報４１１４の情報を入
力として誤りの識別を行なう出力信号によシ論理成立条
件が決められている。
らない。 デコーダ回路１５は情報４１１４の情報を入
力として誤りの識別を行なう出力信号によシ論理成立条
件が決められている。
すなわち、記憶回路部からの読出し情報を保持回路１１
に入力するときはｌ１６識別回路２２によって情報線訪
の論理値をＩＯ″にしておき、デコーダ回路１ｓＯ情報
＄１１６の出力情報を全て論理１０６にしである。
− このようにすることによ〉訂正回路１７は、情報線１６
と１２を各々排他的論理和で得られる出力情報を得る丸
め必ず情報ｓ１３の論理値情報を情報１１１８に出力し
、その情報を外部装置へ転送する。
に入力するときはｌ１６識別回路２２によって情報線訪
の論理値をＩＯ″にしておき、デコーダ回路１ｓＯ情報
＄１１６の出力情報を全て論理１０６にしである。
− このようにすることによ〉訂正回路１７は、情報線１６
と１２を各々排他的論理和で得られる出力情報を得る丸
め必ず情報ｓ１３の論理値情報を情報１１１８に出力し
、その情報を外部装置へ転送する。
誤如識別回路２２で誤如が検出され九場合は情報線襲の
論理値を＠ １＠ ＫＬ、、デコーダ回路１５よ）誼当
すゐビット位置が論理値１１１となる情報線１６の情報
を得るため一訂正回路１７において情報ｌ１１２の情報
の内、情報線１６の情報内で論理値が１１″となるビッ
ト位置に関して訂正を行ない、情報線１８にその訂正情
報を出力し外部装置へ再度転送する。
論理値を＠ １＠ ＫＬ、、デコーダ回路１５よ）誼当
すゐビット位置が論理値１１１となる情報線１６の情報
を得るため一訂正回路１７において情報ｌ１１２の情報
の内、情報線１６の情報内で論理値が１１″となるビッ
ト位置に関して訂正を行ない、情報線１８にその訂正情
報を出力し外部装置へ再度転送する。
なお、第２図および第３図とも同様であるが、外部装置
へは誤動が識別された場合にのみ情報線２３の信号を転
送し、外部装置において哄シ訂正後の読出しデータを皐
り込むことが必要となる０ 以上、従来の続出しデータの誤ｐ訂正回路系の回路構成
ならびに動作の説明を一部が１これらの回路構成におい
て最も望しい形態は、記憶回路部からの続出しデータを
よシ短い信号伝播遅延時間で、かつ信頼性の向上のため
各回路を構成する電子部品の数を減少させ、よ）低い消
費電力で構成するととＫつきる。
へは誤動が識別された場合にのみ情報線２３の信号を転
送し、外部装置において哄シ訂正後の読出しデータを皐
り込むことが必要となる０ 以上、従来の続出しデータの誤ｐ訂正回路系の回路構成
ならびに動作の説明を一部が１これらの回路構成におい
て最も望しい形態は、記憶回路部からの続出しデータを
よシ短い信号伝播遅延時間で、かつ信頼性の向上のため
各回路を構成する電子部品の数を減少させ、よ）低い消
費電力で構成するととＫつきる。
したがって、これら条件を満す丸めには、汎用性のある
回路部は集積回路化を行ない電子部品数の削減を実現す
ることである。
回路部は集積回路化を行ない電子部品数の削減を実現す
ることである。
本発明の目的は、前述のよシ望ましい形態を実現するた
め訂正回路系の一部を集積化するとともに１この回路系
での続出しデータが入力されてから出力されるまでの伝
播遅延時間を従来より短縮できる記憶装置を提供するこ
とにある。
め訂正回路系の一部を集積化するとともに１この回路系
での続出しデータが入力されてから出力されるまでの伝
播遅延時間を従来より短縮できる記憶装置を提供するこ
とにある。
前記目的を達成するために本発明による記憶装置は、誤
）訂正橋能を有する記憶装置において１この記憶装置の
読出しデータ訂正回路を１記憶回路部−からの続出しデ
ータと訂正符号データを入力するため入力端子、前記入
力端子に入力される胱出しデータと訂正符号データを一
時保持する保持回路、前記保持回路に保持したデータの
ＩＫＤの有無を検索するＷＡシ検出回路、前記誤シ検出
回路の出力を外部へ取９出すための第１の出力端子、前
記誤り検出回路の出力管デコードし前記ｗＡり検出回路
がＷＡシを検出し丸場合のその誤シデータのビット位置
情報を出力するデコーダ回路、藺紀デコーダ回路の出力
と前記保持回路の出力から誤シビット位置のデータを訂
正する訂正回路および前記訂正回路の出力を外部に出力
するための第２の出力端子とからなる集積回路と、前記
読出しデータと訂正符号データとを一時保持する第２の
保持回路と、前記第１の出力端子からの出力情報により
ｗＡＤの有無を識別するＷＡシ識別回路と、前記第２の
保持回路からの情報と第２の出力端子からの情報を入力
とし、通常は前記第２の保持回路からの情報を出力し、
前記ｗＡシ識別回路がｖ４シを識別し九とき、前記第２
の出力端子からの訂正情報を出力するように構成しであ
る。
）訂正橋能を有する記憶装置において１この記憶装置の
読出しデータ訂正回路を１記憶回路部−からの続出しデ
ータと訂正符号データを入力するため入力端子、前記入
力端子に入力される胱出しデータと訂正符号データを一
時保持する保持回路、前記保持回路に保持したデータの
ＩＫＤの有無を検索するＷＡシ検出回路、前記誤シ検出
回路の出力を外部へ取９出すための第１の出力端子、前
記誤り検出回路の出力管デコードし前記ｗＡり検出回路
がＷＡシを検出し丸場合のその誤シデータのビット位置
情報を出力するデコーダ回路、藺紀デコーダ回路の出力
と前記保持回路の出力から誤シビット位置のデータを訂
正する訂正回路および前記訂正回路の出力を外部に出力
するための第２の出力端子とからなる集積回路と、前記
読出しデータと訂正符号データとを一時保持する第２の
保持回路と、前記第１の出力端子からの出力情報により
ｗＡＤの有無を識別するＷＡシ識別回路と、前記第２の
保持回路からの情報と第２の出力端子からの情報を入力
とし、通常は前記第２の保持回路からの情報を出力し、
前記ｗＡシ識別回路がｖ４シを識別し九とき、前記第２
の出力端子からの訂正情報を出力するように構成しであ
る。
前記構成によれば電子部品が減少し、消費電力が小さく
なるとともに記憶回路のデータＯ読出しも速くなるため
、よシ信幀性の高い記憶装置を実現できる。
なるとともに記憶回路のデータＯ読出しも速くなるため
、よシ信幀性の高い記憶装置を実現できる。
以下、図面を参照して本発明をさらに詳しく説明する。
第４図は本発明による記憶装置の読出しデータ誤り訂正
回路系の一実施例を示す構成図である。
回路系の一実施例を示す構成図である。
大規模集積回路部は図示しない記憶回路部からの続出し
データおよび誤り訂正符号データカ裟送られる情報線１
０１誤シがあつ九ことを示す信号を外部へ出力するため
の情報線１４および読出しデータの誤りを訂正し九訂正
読出しデータを外部へ出力する情報線１８をそれぞれ接
続するための入力端子１０１、第１の出力端子１４１お
よび第２の出力端子１８１を有する。 そして、その内
部には第１の保持回路１１Ｓ誤り検出回路１３、デコー
ダ回路１５および誤り訂正回路１７を有する。
データおよび誤り訂正符号データカ裟送られる情報線１
０１誤シがあつ九ことを示す信号を外部へ出力するため
の情報線１４および読出しデータの誤りを訂正し九訂正
読出しデータを外部へ出力する情報線１８をそれぞれ接
続するための入力端子１０１、第１の出力端子１４１お
よび第２の出力端子１８１を有する。 そして、その内
部には第１の保持回路１１Ｓ誤り検出回路１３、デコー
ダ回路１５および誤り訂正回路１７を有する。
集積回路２５の外付回路としては第２の保持回路加と誤
り識別回路２２と切換回路２６が設けられている。
り識別回路２２と切換回路２６が設けられている。
集積回路す内に含まれる回路部は汎用性のある部分であ
る。 第１の保持回路１１は図示しない記憶回路から読
出しデータとａａｂ訂正符号が供給されるとそれらデー
タを一時保持する。
る。 第１の保持回路１１は図示しない記憶回路から読
出しデータとａａｂ訂正符号が供給されるとそれらデー
タを一時保持する。
第１の保持回ｊＩ１１１の情報線１２は２分岐されてお
抄、一つは誤り検出回路錫に１一つは誤抄訂正回路１７
に接続されている。
抄、一つは誤り検出回路錫に１一つは誤抄訂正回路１７
に接続されている。
ＷＡ９検出回路１３では第１の保持回路１１の保持情報
よシ読出しデータに誤動が有るか否かを検索しＮ誤動の
有無を示す信号を情報線１４に出力する。 情報線１４
紘２分岐されており、一つは第１の出力端子１４１ Ｋ
％他方はデコーダ回路部に導びかれている。 デコーダ
回路１５はＷＡ製検出回路Ｕからの信号を解読して誤り
の発生したビット位置情報を情報線１６に出力する。
ＷＡ）訂正回路１７は排他的論理和回路よシ構成されて
おシ、誤りビット位置を示す情報が情報線１６よ砂供給
された場合は情報線ｎからの読出しデータのそのビット
部分の誤シを訂正して１その訂正読出しデータを情報＃
１８に出力する。
よシ読出しデータに誤動が有るか否かを検索しＮ誤動の
有無を示す信号を情報線１４に出力する。 情報線１４
紘２分岐されており、一つは第１の出力端子１４１ Ｋ
％他方はデコーダ回路部に導びかれている。 デコーダ
回路１５はＷＡ製検出回路Ｕからの信号を解読して誤り
の発生したビット位置情報を情報線１６に出力する。
ＷＡ）訂正回路１７は排他的論理和回路よシ構成されて
おシ、誤りビット位置を示す情報が情報線１６よ砂供給
された場合は情報線ｎからの読出しデータのそのビット
部分の誤シを訂正して１その訂正読出しデータを情報＃
１８に出力する。
一方１情報綜１０の読出しデータと誤〉訂正符号データ
は第２の保持回路加にも一時保持され）この保持データ
が前記大規模集積回路部のデータよりも先に切替回路２
６を通って外部装置に転送されている。 したがってＩ
ｌや訂正回路１７よや訂正情報が出力される以前は誤如
識別日路ｎは切替回路圀を情報１ｍ２１の側にする信号
を出力している。 ここで誤り識別回路２２が第１の出
力端子からの信号を誤砂を示す信号と識別したときは、
切替回路２６は第２の出力端子１８１偶に切替えられる
。、 すなわち、先に第２の保持回路加を経・由させて
転送した読出しデータは誤〉でおるので訂正し九読出し
データが、大規模集積回路２５より切替回路２６を介し
て再度外部装置に転送される。
は第２の保持回路加にも一時保持され）この保持データ
が前記大規模集積回路部のデータよりも先に切替回路２
６を通って外部装置に転送されている。 したがってＩ
ｌや訂正回路１７よや訂正情報が出力される以前は誤如
識別日路ｎは切替回路圀を情報１ｍ２１の側にする信号
を出力している。 ここで誤り識別回路２２が第１の出
力端子からの信号を誤砂を示す信号と識別したときは、
切替回路２６は第２の出力端子１８１偶に切替えられる
。、 すなわち、先に第２の保持回路加を経・由させて
転送した読出しデータは誤〉でおるので訂正し九読出し
データが、大規模集積回路２５より切替回路２６を介し
て再度外部装置に転送される。
なお、外部装置へは情報線ｎｏ誤り識別信号も転送され
る。
る。
本発明は、以上詳しく説明した構成であるから、はとん
どの場合は情報線１０％第２の保持回路２０、情報線２
１．切替回路２６を経由し先読出しデータが外部装置へ
転送される。 そして誤シが検出され表ときのみ、多く
の回路を経由するため信号伝播時間が遅くなる集積回路
２５を介し九訂正読出し情報が改めて転送される。
どの場合は情報線１０％第２の保持回路２０、情報線２
１．切替回路２６を経由し先読出しデータが外部装置へ
転送される。 そして誤シが検出され表ときのみ、多く
の回路を経由するため信号伝播時間が遅くなる集積回路
２５を介し九訂正読出し情報が改めて転送される。
したがって、訂正回路系の全体としては従来に比して著
しく信号伝播時間が速くなシ、記憶装置全体としてもア
クセスタイムが短縮化される。
しく信号伝播時間が速くなシ、記憶装置全体としてもア
クセスタイムが短縮化される。
★九、訂正機能の汎用性のある部分を集積化し九ので電
子部品の数を減少させると同時に消費電力も低減化でき
、記憶装置の信頼性を増大させることができる。
子部品の数を減少させると同時に消費電力も低減化でき
、記憶装置の信頼性を増大させることができる。
第１図から第３図は従来の記憶装置の読出しデータの誤
シ訂正回路系の構成図、第４図は本発明による記憶装置
の読出しデータ誤り訂正回路系の一実施例を示す回路ブ
ロック図であるＯｌｌ・・・保持回路 １３・・
・ｖＡシ検出回路１５・・・デコーダ回路 １７・・
・誤シ訂正回路１９．２６・・・切替回路 ２２・・
・誤シ識別回路１４１・・・第１の出力端子 １８１・・・第２の出力端子 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才１図 ５％／２ｍ 才３図 第４ａｉ ５ Ｖ′ｌ Ｓｒ
シ訂正回路系の構成図、第４図は本発明による記憶装置
の読出しデータ誤り訂正回路系の一実施例を示す回路ブ
ロック図であるＯｌｌ・・・保持回路 １３・・
・ｖＡシ検出回路１５・・・デコーダ回路 １７・・
・誤シ訂正回路１９．２６・・・切替回路 ２２・・
・誤シ識別回路１４１・・・第１の出力端子 １８１・・・第２の出力端子 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才１図 ５％／２ｍ 才３図 第４ａｉ ５ Ｖ′ｌ Ｓｒ
Claims (1)
- ｗＡ１訂正機能を有す為記憶装置において）この記憶装
置Ｏ読出しデータ訂正回路を１記憶回路部からの貌出し
データと訂正符号データを入力するための入力端子、前
記入力端子に入力された読出しデータと訂正符号データ
を一時保持する保持回路、前記保持回路に保持したデー
タの誤りの有無を検索する誤〉検出回路、前記誤９検出
回路の出力を外部へ堆ヤ出すための第１の出力端子、前
記誤に検出回路の出力をデコードし前記誤り検出回路が
誤抄を検出した場合のその誤りデータのビット位置情報
を出力するデコーダ回路、前記デコーダ回路の出力と前
記保持回路の出力から−にビット位置のデータを訂正す
る訂正回路および前記訂正回路の出力を外部に出力する
九めの第２の出力端子とからまる集積回路と、前記読出
しデータと訂正符号データとを一時保持する第２の保持
回路と、前記誤１の出力端子からの出力情報よｐ誤如の
有無を識別するｖＡシ識別回路と１前記第２０保持回路
からの情報と第２の出力端子からの情報を入力とし、通
常は前記第２の保持回路からの情報を出力し、前記ａｇ
ｅ識別回路が誤）を識別したと自第２の出力端子からの
訂正情報を出力する切替回路とで構成し九ことを％黴と
する記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212062A JPS58114398A (ja) | 1981-12-25 | 1981-12-25 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212062A JPS58114398A (ja) | 1981-12-25 | 1981-12-25 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114398A true JPS58114398A (ja) | 1983-07-07 |
Family
ID=16616229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212062A Pending JPS58114398A (ja) | 1981-12-25 | 1981-12-25 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114398A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60179851A (ja) * | 1983-11-07 | 1985-09-13 | デイジタル イクイプメント コ−ポレ−シヨン | デ−タ処理装置 |
-
1981
- 1981-12-25 JP JP56212062A patent/JPS58114398A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60179851A (ja) * | 1983-11-07 | 1985-09-13 | デイジタル イクイプメント コ−ポレ−シヨン | デ−タ処理装置 |
| JPH0581935B2 (ja) * | 1983-11-07 | 1993-11-16 | Digital Equipment Corp |
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