JPS58113146U - レベル・センシテイブ形論理システム - Google Patents

レベル・センシテイブ形論理システム

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Publication number
JPS58113146U
JPS58113146U JP18809982U JP18809982U JPS58113146U JP S58113146 U JPS58113146 U JP S58113146U JP 18809982 U JP18809982 U JP 18809982U JP 18809982 U JP18809982 U JP 18809982U JP S58113146 U JPS58113146 U JP S58113146U
Authority
JP
Japan
Prior art keywords
combinational circuit
clock
latch circuits
input
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18809982U
Other languages
English (en)
Inventor
エドワ−ド・バツクスタ−・エイチエルバ−ガ−
ユ−ジン・イゴ−・ミユ−ルドルフ
ロナルド・ジ−ン・ウオルザ−
ト−マス・ウオルタ−・ウイリアムズ
Original Assignee
インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US05/701,052 external-priority patent/US4051352A/en
Application filed by インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション filed Critical インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション
Publication of JPS58113146U publication Critical patent/JPS58113146U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第ｉｔｚはレベル・センシティブ論理システムの一例を
示すブロック図、第２図は第１図のシステムに使用され
るクロック信号列０１〜Ｃ４の波形図、第３図は埋設配
列の一例を示すブ吊ツク図、第４図はクロック式直流ラ
ッチの一例を示すブロック図、第５図は第４図の反転形
式の等価トランジスタ回路を示す回路図、第６図は第４
図のラッチの入出力状態を示す波形図、第７図はクロッ
ク式直流ラッチの他の例を示すブ冶ツク図、第８図　　
・は組合せ回路１０及び配列１２の入出力関係を示すブ
ロック図、第９図は本考案に従う論理システムを示すブ
ロック図、第１０図はＳＲＬの概略を示すブロック図、
第１１図はＳＲＬの詳細を示すブロック図、第１２図は
単一チップにおける３個のＳＲＬの相互接続の様子を示
すブロック図、第１３図は４個のチップの相互接続の様
子を示すブロック図である。 １０．１１・・・・・・組合せ回路、１２・・・・・・
配列、１３〜１８・・・・・・ラッチの組、４１．４２
・・・・・・組合せ回路、４３・・・・・・配列、４４
．４５・・・・・・ＳＲＬの組。 コ０ Ｆｌ（１，７ Ｌ璽 ０１２ 出 −一一一一一一］

Claims (1)

  1. 【実用新案登録請求の範囲】 下記の（イ）乃至（へ）を具備するレベル拳センシティ
    ブ形論理システム。 （イ）第１クロツクに応答してシステム入力を受取る複
    数の第１ラッチ回路。 （ロ）前記複数の第１ラッチ回路の出力を入力として受
    取る第１組合せ回路。 （ハ）前記第１組合せ回路の出力を入力として受取る埋
    設配列。 （ニ）前記埋設配列の出力を入力として受取る第２組合
    せ回路。 （ホ）前記第１組合せ回路、前記埋設配列及び前記第２
    組合せ回路における合計遅延を考慮して前記第１クロツ
    クから遅れて発生される第２クロツクに応答して前記第
    ２組合せ回路の出力を受取る複数の第２ラッチ回路。 （へ）前記第１クロツク及び前記第２クロツクとは独立
    に発生されるシフト・クロックに応答して前記複数の第
    １ラッチ回路及び前記複数の第２ラッチ回路を１つのシ
    フト会レジスタとして動作させると共に、該シフト・レ
    ジスタの最初の段となる第１ラッチ回路へ前記システム
    入力とは別のスキャンイン入力を供給し、該シフト・レ
    ジスタの最後の段となる第２ラッチ回路からスキャンア
    ウト出力を取出す相互接続手段。
JP18809982U 1976-06-30 1982-12-14 レベル・センシテイブ形論理システム Pending JPS58113146U (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US05/701,052 US4051352A (en) 1976-06-30 1976-06-30 Level sensitive embedded array logic system
US701052 1985-02-12

Publications (1)

Publication Number Publication Date
JPS58113146U true JPS58113146U (ja) 1983-08-02

Family

ID=24815872

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18809982U Pending JPS58113146U (ja) 1976-06-30 1982-12-14 レベル・センシテイブ形論理システム

Country Status (2)

Country Link
JP (1) JPS58113146U (ja)
IT (1) IT1115354B (ja)

Also Published As

Publication number Publication date
IT1115354B (it) 1986-02-03

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