JPS58108980A - デイジタルサ−ボ装置 - Google Patents
デイジタルサ−ボ装置Info
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- JPS58108980A JPS58108980A JP56206901A JP20690181A JPS58108980A JP S58108980 A JPS58108980 A JP S58108980A JP 56206901 A JP56206901 A JP 56206901A JP 20690181 A JP20690181 A JP 20690181A JP S58108980 A JPS58108980 A JP S58108980A
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- signal
- latch
- circuit
- pulse width
- reference signal
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P5/00—Arrangements specially adapted for regulating or controlling the speed or torque of two or more electric motors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P6/00—Arrangements for controlling synchronous motors or other dynamo-electric motors using electronic commutation dependent on the rotor position; Electronic commutators therefor
- H02P6/10—Arrangements for controlling torque ripple, e.g. providing reduced torque ripple
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Velocity Or Acceleration (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、例えば磁気記録再生装置の回転系を制御する
のに用いられるディジタルサーボ装置の改良に関するも
のである。
のに用いられるディジタルサーボ装置の改良に関するも
のである。
通常、ＶＴＲなどの磁気記録再生装置においては、電動
機などの回転系を滑らかに、かつ安定に回転させるため
に自動周波数制御手段や自動位相制御手段などが設けら
れている。これらを含めて、サーボ装置はディジタ、ル
化が進み、このため制御出力においてもパルス幅変調信
号などのディジタル量が用いられている。
機などの回転系を滑らかに、かつ安定に回転させるため
に自動周波数制御手段や自動位相制御手段などが設けら
れている。これらを含めて、サーボ装置はディジタ、ル
化が進み、このため制御出力においてもパルス幅変調信
号などのディジタル量が用いられている。
本発明者らは、先にディジタルサーボ装置として、第１
図に示す如き構成を提案したので、これについて先ず説
明する。また同図における要部の信号波形を第２図に示
す。第１図において、１は回転体などの制御対象、２は
波形整形回路、３はゲート信号発生器、４はＡＮＤゲー
ト、５社検出カウンタ、６はラッチ回路、７はパルス幅
変調回路、８は基準カウンタ、１１は低域通過フィルタ
、２５は駆動回路、１４はラッチ信号発生回路である。
図に示す如き構成を提案したので、これについて先ず説
明する。また同図における要部の信号波形を第２図に示
す。第１図において、１は回転体などの制御対象、２は
波形整形回路、３はゲート信号発生器、４はＡＮＤゲー
ト、５社検出カウンタ、６はラッチ回路、７はパルス幅
変調回路、８は基準カウンタ、１１は低域通過フィルタ
、２５は駆動回路、１４はラッチ信号発生回路である。
まず制御対象１より得られる被制御信号ａは波形整形回
路２を経て、比較信号すとして、ゲート信号発生器３に
入力す仝。このゲート信号発生器３では、第２図（１）
ｌ （２） 、 （３）に示すように基準位相信号Ｃ
と上記比較信号すによりクロックゲート信号ｄを出力す
る。このクロックゲート信号ｄはＡＮＤゲート４に入力
され、検出カウンタ５に入力するクロック信号ｅをゲー
トしている。これにより検出カウンタ５では、クロック
ゲート信号ｄのパルス幅に応じた数だけクロック信号ｅ
を計数し、ＡＮＤゲート４が閉じた直後にラッチ信号ｆ
により、検出カウンタ５の計数情報は、ラッチ回路６に
転送され保持される。ここで、ラッチ回路６に保持され
た情報は、基準カウンタ８の情報とともにパルス幅変調
回路７に入力される。パルス幅変調回路７では、ラッチ
回路６の情報に対応したパルス幅を有し、基準カウンタ
８のピッ）Ｑｎの周期信号であるパルス幅変調信号（以
下ＰＷＭ信号と略す）ｇを出力する。このＰＷＭ信号は
、次段の低域通過フィルタ１１を経て、駆動回路２５に
入力され制御対象１を制御駆動する。
路２を経て、比較信号すとして、ゲート信号発生器３に
入力す仝。このゲート信号発生器３では、第２図（１）
ｌ （２） 、 （３）に示すように基準位相信号Ｃ
と上記比較信号すによりクロックゲート信号ｄを出力す
る。このクロックゲート信号ｄはＡＮＤゲート４に入力
され、検出カウンタ５に入力するクロック信号ｅをゲー
トしている。これにより検出カウンタ５では、クロック
ゲート信号ｄのパルス幅に応じた数だけクロック信号ｅ
を計数し、ＡＮＤゲート４が閉じた直後にラッチ信号ｆ
により、検出カウンタ５の計数情報は、ラッチ回路６に
転送され保持される。ここで、ラッチ回路６に保持され
た情報は、基準カウンタ８の情報とともにパルス幅変調
回路７に入力される。パルス幅変調回路７では、ラッチ
回路６の情報に対応したパルス幅を有し、基準カウンタ
８のピッ）Ｑｎの周期信号であるパルス幅変調信号（以
下ＰＷＭ信号と略す）ｇを出力する。このＰＷＭ信号は
、次段の低域通過フィルタ１１を経て、駆動回路２５に
入力され制御対象１を制御駆動する。
ここで、制御６対１．象１の被制御量である位相が所定
の位相と異なっている時の動作を説明する。
の位相と異なっている時の動作を説明する。
比較信号すが基準位相信号Ｃに対して所定の位相にある
時（第２図Ａの状態）、ＰＷＭ信号ｇのデユーティ（−
周期中の１Ｈ“レベル期間）は５０％に設定されている
。いま制御対象１の位相つまり比較信号すの位相が進ん
だとする（第２図Ｂの状態）。このとき、クロックゲー
ト信号ｄのゲート幅は小さくなり、検出カウンタ５に入
力されるクロック数は、より少なくなる。このため、検
出カウンタ５の計数は所定値より遅れ、ラッチ回路６に
保持される情報も所定の計数値より小さいものとなる。
時（第２図Ａの状態）、ＰＷＭ信号ｇのデユーティ（−
周期中の１Ｈ“レベル期間）は５０％に設定されている
。いま制御対象１の位相つまり比較信号すの位相が進ん
だとする（第２図Ｂの状態）。このとき、クロックゲー
ト信号ｄのゲート幅は小さくなり、検出カウンタ５に入
力されるクロック数は、より少なくなる。このため、検
出カウンタ５の計数は所定値より遅れ、ラッチ回路６に
保持される情報も所定の計数値より小さいものとなる。
したがって、パルス幅変調回路７の出力であるＰＷＭ信
号ｇは、第２図の状態Ｂの信号ｇのようにデユーティの
小さい信号となる。このため、低域通過フィルタ１１の
出力の直流電圧は、所定値よ９低くなり制御対象１の位
相は遅らされる、同様にして、制御対象１の位相が所定
の位相より遅れた場合には、以上の各部の動作は上記と
反対方向となり、その結果ＰＷＭ信号ｇのデユーティは
大きくなり、制御対象１の位相を進める。
号ｇは、第２図の状態Ｂの信号ｇのようにデユーティの
小さい信号となる。このため、低域通過フィルタ１１の
出力の直流電圧は、所定値よ９低くなり制御対象１の位
相は遅らされる、同様にして、制御対象１の位相が所定
の位相より遅れた場合には、以上の各部の動作は上記と
反対方向となり、その結果ＰＷＭ信号ｇのデユーティは
大きくなり、制御対象１の位相を進める。
ここで、パルス幅変調回路７の構成および動作を説明す
る。第３図にそのだめの要部の信号波形を示す。入力さ
れるラッチ回路６の情報と基準カウンタ８の情報は、各
々対応するビット毎に、排他的論理ＯＲ群（以後、Ｅｘ
−ＯＲ群と略す）９、または同様な論理構成の検出回路
で比較される。これ７らのＥｘ −ＯＲ群９の出力は、
全てＮＯＲゲート１０に入力され、さらにその出力は、
一致信号りとしてＴ型フリップフロップ（以下、Ｔ−Ｆ
Ｆと略す）１３のリセット端子Ｒに入力される。一方、
このＴ −Ｆ Ｆ１５のＴ入力にはＮＡＮＤゲート１２
の出力が接続され、ＮＡＮＤゲート１２の入力には、Ｔ
−ＦＦ１５のＱ出力と。
る。第３図にそのだめの要部の信号波形を示す。入力さ
れるラッチ回路６の情報と基準カウンタ８の情報は、各
々対応するビット毎に、排他的論理ＯＲ群（以後、Ｅｘ
−ＯＲ群と略す）９、または同様な論理構成の検出回路
で比較される。これ７らのＥｘ −ＯＲ群９の出力は、
全てＮＯＲゲート１０に入力され、さらにその出力は、
一致信号りとしてＴ型フリップフロップ（以下、Ｔ−Ｆ
Ｆと略す）１３のリセット端子Ｒに入力される。一方、
このＴ −Ｆ Ｆ１５のＴ入力にはＮＡＮＤゲート１２
の出力が接続され、ＮＡＮＤゲート１２の入力には、Ｔ
−ＦＦ１５のＱ出力と。
基準カウンタ８のビットＱｎを信号１として入力してい
る。・ 以上の構成においてＴ −Ｆ Ｆ１３の出力（ＰＷＭ信
号ｇ）は、ＮＯＲゲート１０からの一致信号りで１Ｌ“
になり、この時Ｔ −Ｆ Ｆ１５のＱ出力が１Ｈ“とな
ることにより信号１が、Ｔ−ＦＦ１３に入力し、基準カ
ウンタ８の出力Ｑｎの立下がり端でＰＷＭ信号ｇは１Ｈ
“に反転する。以上のようにパルス幅変調回路７では、
ラッチ回路６の情報と基準カウンタ８の周波数の対応す
る各ビット出力とを比較し、ラッチ情報にしたがったパ
ルス幅のＰＷＭ信号信号比力する０ここで、ＰＷＭ信号
信号比波数は、基準カウンタ８のピッ）Ｑｎの周波数で
決定されている。
る。・ 以上の構成においてＴ −Ｆ Ｆ１３の出力（ＰＷＭ信
号ｇ）は、ＮＯＲゲート１０からの一致信号りで１Ｌ“
になり、この時Ｔ −Ｆ Ｆ１５のＱ出力が１Ｈ“とな
ることにより信号１が、Ｔ−ＦＦ１３に入力し、基準カ
ウンタ８の出力Ｑｎの立下がり端でＰＷＭ信号ｇは１Ｈ
“に反転する。以上のようにパルス幅変調回路７では、
ラッチ回路６の情報と基準カウンタ８の周波数の対応す
る各ビット出力とを比較し、ラッチ情報にしたがったパ
ルス幅のＰＷＭ信号信号比力する０ここで、ＰＷＭ信号
信号比波数は、基準カウンタ８のピッ）Ｑｎの周波数で
決定されている。
次にラッチ信号発生回路１４について説明する。
ラッチ信号発生回路１４は、信号ｄが入力しており信号
ｄの立ち下がりに同期したラッチ信号ｆを出力する。た
とえば、ラッチ回路６が、立ち下がり端で情報を取り込
む回路形式であれば、信号ｄをそのままラッチ信号ｆと
して使用する。
ｄの立ち下がりに同期したラッチ信号ｆを出力する。た
とえば、ラッチ回路６が、立ち下がり端で情報を取り込
む回路形式であれば、信号ｄをそのままラッチ信号ｆと
して使用する。
また、幅の細いトリガパルスが必要なラッチ回路形式に
おいては、第２図（５）に示すように、信号ｄの立下が
り端に同期した一発パルスを信号ｆとして出力する。以
上のラッチ信号ｆにより検出カウンタ５の情報がラッチ
回路６に転送され保持される。 、、：、、１
．。
おいては、第２図（５）に示すように、信号ｄの立下が
り端に同期した一発パルスを信号ｆとして出力する。以
上のラッチ信号ｆにより検出カウンタ５の情報がラッチ
回路６に転送され保持される。 、、：、、１
．。
信号Ｃとｂの位相関係は、定常時はぼ所定値となってい
るが、回転体の負荷の変動により検出カウンタ５の計数
情報がわずかに変化する。
るが、回転体の負荷の変動により検出カウンタ５の計数
情報がわずかに変化する。
本回路では、この負荷変動に伴い、ＰＷＭ信号信号比動
作が生ずる。この誤動作はラッチ信号ｆの発生タイミン
グにより、ラッチ信号ｆの発生直後にＰＷＭ信号信号比
発歯抜けとなって生ずる。
作が生ずる。この誤動作はラッチ信号ｆの発生タイミン
グにより、ラッチ信号ｆの発生直後にＰＷＭ信号信号比
発歯抜けとなって生ずる。
以下、この誤動作を説明する。ラッチ信号ｆの発生によ
り、ラッチ回路６に保持される計数情報が変化する。い
ま、第３図に示すように、ラッチパルス発生前に比ベラ
ッチパルス発生後の方が、計数情報が小さいと、ＰＷＭ
波は′Ｌ“の部分が、少ない波形から多い波形に変化す
る。
り、ラッチ回路６に保持される計数情報が変化する。い
ま、第３図に示すように、ラッチパルス発生前に比ベラ
ッチパルス発生後の方が、計数情報が小さいと、ＰＷＭ
波は′Ｌ“の部分が、少ない波形から多い波形に変化す
る。
つまり、一致信号りが出力されてから、信号１の立ち下
がり端までの時間差が、ラッチ信号発生前に比べ後の方
では大きくなる。
がり端までの時間差が、ラッチ信号発生前に比べ後の方
では大きくなる。
ここで、ラッチ信号ｆの発生タイミングは、信号ｉつま
り基準カウンタ８の周期とは無関係で出力される。そこ
で、第４図に示すように、１に ラッチ信号発生の直前のＰＷＭ信号信号比いて一致信号
りのまだ出ていない時に、ラッチ信号ｆにより、前情報
より小さな計数情報がラッチされたとする。このとき、
基準カウンタの計数が、この転送されてきた情報より進
んでいた場合、信号ｌの一周期の間、一致信号りは出力
されず、したがって信号ｇ４’Ｈ“のままとなる。
り基準カウンタ８の周期とは無関係で出力される。そこ
で、第４図に示すように、１に ラッチ信号発生の直前のＰＷＭ信号信号比いて一致信号
りのまだ出ていない時に、ラッチ信号ｆにより、前情報
より小さな計数情報がラッチされたとする。このとき、
基準カウンタの計数が、この転送されてきた情報より進
んでいた場合、信号ｌの一周期の間、一致信号りは出力
されず、したがって信号ｇ４’Ｈ“のままとなる。
この結果、出力信号ｇでは、 Ｌ となる部分が１Ｈ“
となり、ＰＷＭ信号信号比抜けの状態となる。この現象
は、まったく任意に発生するため次段の低域通過フィル
タ１１の出力には、必ずリップルが生じ、その周波数帯
域は低周波まで及び、制御対象１に外乱となって現われ
る。
となり、ＰＷＭ信号信号比抜けの状態となる。この現象
は、まったく任意に発生するため次段の低域通過フィル
タ１１の出力には、必ずリップルが生じ、その周波数帯
域は低周波まで及び、制御対象１に外乱となって現われ
る。
本発明の目的は、上記した従来技術の欠点をなくして、
誤動作のないＰＷＭ信号を安定に出力するディジタルサ
ーボ装置を提供することにある。
誤動作のないＰＷＭ信号を安定に出力するディジタルサ
ーボ装置を提供することにある。
本発明は、上記目的を達成するために、ラッチ回路への
情報転送タイミングを、ＰＷＭ信号の基準周期の固定位
相と同期させることにより一致出力信号の欠落を防ぎ、
ＰＷＭ信号の誤動作を防止するものである。
情報転送タイミングを、ＰＷＭ信号の基準周期の固定位
相と同期させることにより一致出力信号の欠落を防ぎ、
ＰＷＭ信号の誤動作を防止するものである。
以下、本発明の一実施例を第５図により説明する。第５
図において、第１図と同一な機能を有するものは、同一
番号を付しである。また同図の要部の信号波形を第６図
に示した。第５図において、１５はＮＡＮＤゲート、１
６は立ち上がり端で動作するＴ−ＦＦであり、ラッチ回
路６は、立ち上がり端で情報をとりこむＤ型フリップフ
ロップ１７で構成されている。
図において、第１図と同一な機能を有するものは、同一
番号を付しである。また同図の要部の信号波形を第６図
に示した。第５図において、１５はＮＡＮＤゲート、１
６は立ち上がり端で動作するＴ−ＦＦであり、ラッチ回
路６は、立ち上がり端で情報をとりこむＤ型フリップフ
ロップ１７で構成されている。
ＮＡＮＤゲート１５のクロックとして、信号ｉを入力し
、Ｔ−ＦＦ１６のリセット入力として、信号ｄを入力す
る。信号ｄが１Ｈ“に立ち上がるとＡＮＤゲート４が開
いて、クロック信号ｅが検出カウンタ５に入力し、これ
を計数しはじめる。同時にＴ−ＦＦ１６はリセット状態
どなり、その出力信号ｆは′Ｌ“となる。次に、信号ｄ
が１Ｌ“に立ち下がると、ＡＮＤゲート４が閉じ、この
結果、検出カウンタ５は、計数動作を停止し、その情報
を維持する。それと同時に、Ｔ−ＦＦ１６１ｉ、リセッ
ト状態を解除され、次に入力する信号ｌの立ち下がシ端
で、信号ｆは１Ｈ“となる。
、Ｔ−ＦＦ１６のリセット入力として、信号ｄを入力す
る。信号ｄが１Ｈ“に立ち上がるとＡＮＤゲート４が開
いて、クロック信号ｅが検出カウンタ５に入力し、これ
を計数しはじめる。同時にＴ−ＦＦ１６はリセット状態
どなり、その出力信号ｆは′Ｌ“となる。次に、信号ｄ
が１Ｌ“に立ち下がると、ＡＮＤゲート４が閉じ、この
結果、検出カウンタ５は、計数動作を停止し、その情報
を維持する。それと同時に、Ｔ−ＦＦ１６１ｉ、リセッ
ト状態を解除され、次に入力する信号ｌの立ち下がシ端
で、信号ｆは１Ｈ“となる。
この結果、ラッチ回路６内のＤ型７リツプフロツプ群１
７は、この信号ｆの立ち上がり端でトリガされ、検出カ
ウンタ５の情報をラッチ回路６に転送し、保持する。こ
の転送されるタイミングは、信号１と同期がとれている
ため、信号ｉの次の一周期間に一致信号りが抜けること
はない。つまり、ラッチされる情報にかかわらず安定な
ＰＷＭ信号ｇを供給することができる。
７は、この信号ｆの立ち上がり端でトリガされ、検出カ
ウンタ５の情報をラッチ回路６に転送し、保持する。こ
の転送されるタイミングは、信号１と同期がとれている
ため、信号ｉの次の一周期間に一致信号りが抜けること
はない。つまり、ラッチされる情報にかかわらず安定な
ＰＷＭ信号ｇを供給することができる。
次に他の一実施例を第７図に゛示す。第７図において、
第１図、第５図と同一な機能を有するものは、同一番号
を付しである。また同図の要部の信号波形を第８図に示
した。１８．１９は、クロックの立ち下がり端で情報を
とりこむＤ型フリップフロップ、２０はインバータ、２
１はＡＮＤゲートである。インバータ２ｏには、信号ｉ
を入力し、Ｄ型フリップフロップ１８のトリガ入力に信
号ｄを接続する。信号ｄ、が１Ｈ“に立ち上がると、前
例と同様に検出力ウレタ５は、計数を始め、信号ｄが１
Ｌ“に立ち下がると、計数を中止し、その情報を維持す
る。
第１図、第５図と同一な機能を有するものは、同一番号
を付しである。また同図の要部の信号波形を第８図に示
した。１８．１９は、クロックの立ち下がり端で情報を
とりこむＤ型フリップフロップ、２０はインバータ、２
１はＡＮＤゲートである。インバータ２ｏには、信号ｉ
を入力し、Ｄ型フリップフロップ１８のトリガ入力に信
号ｄを接続する。信号ｄ、が１Ｈ“に立ち上がると、前
例と同様に検出力ウレタ５は、計数を始め、信号ｄが１
Ｌ“に立ち下がると、計数を中止し、その情報を維持す
る。
Ｄ型フリップフロップ１８のＤ入力は、′Ｈ“にしであ
るので、信号ｄが１Ｌ“に立ち下がるとその出力信号ｐ
は、′Ｈ“に反転する。信号ｐが１Ｈ“となった後、Ｄ
型７リツプフロツプ１９のトリガに入力する最初の立ち
下がり端により、Ｄ型フリツフフロツフ１９は、Ｄ型フ
リップフロップ１８のＱ出力の１Ｈ“を取シ込み、その
出力ｑを１Ｈ“に反転する。この時信号ｑは、Ｄ型フリ
ップ７０ツブ１８のリセット入力に接続されているので
、信号ｐは′Ｈ“から１Ｌ“となる。したがって、次に
入力するトリガ信号により、Ｄ型フリップフロップ１９
の出力ｑは１Ｈ“から′Ｌ“に再び反転し、このラッチ
パルス発生回路１４は、１回の動作を終了する。このと
き、信号ｑは、第８図（６）に示すように、信号ｉの一
周期間だけゝＨ“となる。したがって、この信号ｑとト
リガ信号ＱとのＡＮＤ出力である信号ｆｄ、第８図（７
）に示すように、信号ｉの立ち下かり端で１Ｈ”、信号
ｌの立ち上がり端でゝＬ“と力り、信号１の半周期間１
Ｈ“のラッチ信号となる。このラッチ信号ｆは、信号ｄ
の立ち下がり端が入力して後の信号１に同期した信号と
なっている。したがってこの信号ｆにより検出カウンタ
５の情報を、ラッチ回路６に転送すれば、第８図（８）
、 （９）に示すように、−散信号りが欠落すること
なく、ラッチ後なめらかにＰＷＭ信号ｇが変化し、誤動
作のない安定な制御ができる。
るので、信号ｄが１Ｌ“に立ち下がるとその出力信号ｐ
は、′Ｈ“に反転する。信号ｐが１Ｈ“となった後、Ｄ
型７リツプフロツプ１９のトリガに入力する最初の立ち
下がり端により、Ｄ型フリツフフロツフ１９は、Ｄ型フ
リップフロップ１８のＱ出力の１Ｈ“を取シ込み、その
出力ｑを１Ｈ“に反転する。この時信号ｑは、Ｄ型フリ
ップ７０ツブ１８のリセット入力に接続されているので
、信号ｐは′Ｈ“から１Ｌ“となる。したがって、次に
入力するトリガ信号により、Ｄ型フリップフロップ１９
の出力ｑは１Ｈ“から′Ｌ“に再び反転し、このラッチ
パルス発生回路１４は、１回の動作を終了する。このと
き、信号ｑは、第８図（６）に示すように、信号ｉの一
周期間だけゝＨ“となる。したがって、この信号ｑとト
リガ信号ＱとのＡＮＤ出力である信号ｆｄ、第８図（７
）に示すように、信号ｉの立ち下かり端で１Ｈ”、信号
ｌの立ち上がり端でゝＬ“と力り、信号１の半周期間１
Ｈ“のラッチ信号となる。このラッチ信号ｆは、信号ｄ
の立ち下がり端が入力して後の信号１に同期した信号と
なっている。したがってこの信号ｆにより検出カウンタ
５の情報を、ラッチ回路６に転送すれば、第８図（８）
、 （９）に示すように、−散信号りが欠落すること
なく、ラッチ後なめらかにＰＷＭ信号ｇが変化し、誤動
作のない安定な制御ができる。
本発明によれば、ラッチ信号発生前後で、ラッチ情報が
変化する場合に生じる一致信号の欠落をなくし、歯抜け
のないＰＷＭ信号を供給することに：す、制御電圧にリ
ップルのない安定なディジタルサーボ装置を提供するこ
とができる。
変化する場合に生じる一致信号の欠落をなくし、歯抜け
のないＰＷＭ信号を供給することに：す、制御電圧にリ
ップルのない安定なディジタルサーボ装置を提供するこ
とができる。
第１図は、本発明者等の既提案にかかる従来のディジタ
ルサーボ装置を示すブロック図、第２図、第３図はそれ
ぞれ第１図の回路動作を説明する要部信号波形図、第４
図は従来装置における誤動作を説明する要部信号波形図
、第５図は本発明の一実施例を示す回路図、第６図は、
第５図の要部信号波形図、第７図は本発明の他の一実施
例を示す回路図、第８図は第７図の要部信号波形図であ
る。 符号説明 ５・・・検出カウンタ ６・・・ラッチ回路７・・・
パルス幅変調回路 ８・・・基準カウンタ１４・・・ラ
ッチ信号発生回路 代理人弁理士 薄 １）利 幸 第 １ ｍ 皐 ２ 図 Ａ Ｂ第 ３
図 第 ４− 図 第 ５ 図 第 ６ 口
ルサーボ装置を示すブロック図、第２図、第３図はそれ
ぞれ第１図の回路動作を説明する要部信号波形図、第４
図は従来装置における誤動作を説明する要部信号波形図
、第５図は本発明の一実施例を示す回路図、第６図は、
第５図の要部信号波形図、第７図は本発明の他の一実施
例を示す回路図、第８図は第７図の要部信号波形図であ
る。 符号説明 ５・・・検出カウンタ ６・・・ラッチ回路７・・・
パルス幅変調回路 ８・・・基準カウンタ１４・・・ラ
ッチ信号発生回路 代理人弁理士 薄 １）利 幸 第 １ ｍ 皐 ２ 図 Ａ Ｂ第 ３
図 第 ４− 図 第 ５ 図 第 ６ 口
Claims (1)
- 【特許請求の範囲】 １）クロック信号をカウントするカウンタからなる基準
信号発生回路と、制御対称の被制御量の目標値からの偏
差を表わす誤差信号に応じたディジタル信号を出力する
ディジタル検出器と、該ディジタル検出器からその出力
情報を転送されて記憶するラッチ回路と、ラッチ信号を
発生して前記転送を制御するラッチ信号発生回路と、前
記ランチ回路に記憶された情報と前記基準信号発生回路
から発生した基準信号情報とをディジタル的に比較し、
前記ディジタル検出器からの出力情報に見合ったパルス
幅の信号を出力するパルス幅変調回路と、該パルス幅信
号により前記被制御量の目標値からの偏差を解消させる
手段とを有して成るディジタルサーボ装置において、前
記ラッチ信号発生回路が、前記基準信号発生回路から発
生されて前記パルス幅変調信号の周期を決定する基準信
号の固定位相と同期した信号をラッチ信号として発生す
る回路から成ることを特徴とするディジジルサーボ装置
。 ２、特許請求の範囲第１項に記載のディジタルサーボ装
置において、前記ラッチ信号発生回路が、前記検出カウ
ンタが誤差検出幅信号により計数動作を停止した後、前
記基準信号発生回路より発生される前記パルス幅変調信
号周期を決定する基準信号が少なくとも一発経過後、上
記基準信号の固定位相に同期して、該基準信号の半周期
の整数倍のパルス幅をラッチ信号として発生する回路か
ら成ることを特徴とするディジタルサーボ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206901A JPS58108980A (ja) | 1981-12-23 | 1981-12-23 | デイジタルサ−ボ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206901A JPS58108980A (ja) | 1981-12-23 | 1981-12-23 | デイジタルサ−ボ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58108980A true JPS58108980A (ja) | 1983-06-29 |
| JPH0218033B2 JPH0218033B2 (ja) | 1990-04-24 |
Family
ID=16530936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206901A Granted JPS58108980A (ja) | 1981-12-23 | 1981-12-23 | デイジタルサ−ボ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108980A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108267155A (zh) * | 2016-12-30 | 2018-07-10 | 惠州市德赛西威汽车电子股份有限公司 | 一种汽车速度转换方法及其工具 |
-
1981
- 1981-12-23 JP JP56206901A patent/JPS58108980A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108267155A (zh) * | 2016-12-30 | 2018-07-10 | 惠州市德赛西威汽车电子股份有限公司 | 一种汽车速度转换方法及其工具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218033B2 (ja) | 1990-04-24 |
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