JPS58107097A - ステツピングモ−タの駆動回路 - Google Patents
ステツピングモ−タの駆動回路Info
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- JPS58107097A JPS58107097A JP20598581A JP20598581A JPS58107097A JP S58107097 A JPS58107097 A JP S58107097A JP 20598581 A JP20598581 A JP 20598581A JP 20598581 A JP20598581 A JP 20598581A JP S58107097 A JPS58107097 A JP S58107097A
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- stepping motor
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- gate
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P8/00—Arrangements for controlling dynamo-electric motors of the kind having motors rotating step by step
- H02P8/34—Monitoring operation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ステッピングモータを駆動するステッピング
モータの駆動回路に関する０ ステツピングモータの内で代表的なものは、４相ステツ
ピングモータであり、その駆動回路としては、常時２つ
の相にわたって電流を流していく２相励磁方式が一般的
である０このようなステッピングモータを駆動する回路
には、１回の人力パルスに対してステッピングモータを
１ステップ動かすこと、正転および逆転できるようにす
ること、ならびに正転および逆転の切換えを円滑に行な
えることなどが要求される。このようなステッピングモ
ータの駆動回路を実現するためには、従来では論理回路
が複雑となり、駆動回路が大形化し、消費電力が大であ
った。また部品が多いために信頼性が低くなり、誘導ノ
イズ、雑音による誤動作を防止しなければならず、高価
になった。
モータの駆動回路に関する０ ステツピングモータの内で代表的なものは、４相ステツ
ピングモータであり、その駆動回路としては、常時２つ
の相にわたって電流を流していく２相励磁方式が一般的
である０このようなステッピングモータを駆動する回路
には、１回の人力パルスに対してステッピングモータを
１ステップ動かすこと、正転および逆転できるようにす
ること、ならびに正転および逆転の切換えを円滑に行な
えることなどが要求される。このようなステッピングモ
ータの駆動回路を実現するためには、従来では論理回路
が複雑となり、駆動回路が大形化し、消費電力が大であ
った。また部品が多いために信頼性が低くなり、誘導ノ
イズ、雑音による誤動作を防止しなければならず、高価
になった。
本発明の目的は、前述の技術的課題を解決し、最小の入
力信号線で安定に動作し、簡単な構成のステッピングモ
ータの駆動回路を提供することである。
力信号線で安定に動作し、簡単な構成のステッピングモ
ータの駆動回路を提供することである。
以下、図面によって本発明の詳細な説明する。
第１図は、本発明の一実施例の電気回路図である。
直流電源ｌの電力は、４相ステツピングモータ２の共通
接続点３に与えられるとともに、電流制限のための“抵
抗４および平滑のためのコンデンサ５を介して駆動回路
６の・ツェナーダイオード７に与えられる。ステッピン
グモータ２は、４つのコイル８，９，１０．１１を有す
る。各コイル８〜１１の一端部は共通接続点３に接続さ
れ〜各地端部は駆動回路６に設けられたスイッチング回
路１２゜１３．１４，１５を介してＤフリップフロップ
（Ｄｓｌａｙ＠１−Ｆｌｉｐ Ｆｌｏｐ 、以下Ｄ−Ｆ
Ｆと言う）１６．１７のセット出力Ｑおよびリセット出
力１にそれぞれ接続される。各スイッチング回路１２〜
１５は、たとえば保護ダイオードを含み、ダーリントン
接続されたトランジスタから構成される。
接続点３に与えられるとともに、電流制限のための“抵
抗４および平滑のためのコンデンサ５を介して駆動回路
６の・ツェナーダイオード７に与えられる。ステッピン
グモータ２は、４つのコイル８，９，１０．１１を有す
る。各コイル８〜１１の一端部は共通接続点３に接続さ
れ〜各地端部は駆動回路６に設けられたスイッチング回
路１２゜１３．１４，１５を介してＤフリップフロップ
（Ｄｓｌａｙ＠１−Ｆｌｉｐ Ｆｌｏｐ 、以下Ｄ−Ｆ
Ｆと言う）１６．１７のセット出力Ｑおよびリセット出
力１にそれぞれ接続される。各スイッチング回路１２〜
１５は、たとえば保護ダイオードを含み、ダーリントン
接続されたトランジスタから構成される。
信号発生（ロ）路１８からのパルス信号は、駆動回路６
に設けられた波形整形機能を有する増幅器１９を介して
、Ｄ−ＦＦ１６．１７のクロック入力端ＯＫにそれぞれ
与えられる。正転および逆転信号発生回路２０からのス
テッピングモータ２の止転および逆転信号は、駆動回路
６に設けられた波形整形機能を有する増幅器２１を介し
て、ｌＸ０ＬＵＳＩＶＥ−ＯＲ（以上１ｉＸ−ＯＲとす
る）ゲート２２，２３の一方の入力端にそれぞれ与えら
れる。Ｄ−ＦＦ１６のセット出力Ｑは、ＥＸ−ＯＲ’７
’−）２３の他方の入力端に与えられる。Ｄ−’Ｆ’Ｈ
１７のリセット出力可は、ＥＸ−ＯＲゲート２２の他方
の入力端に与えられる。ＥＸ−ＯＲゲート２２の出力は
、Ｄ−ＩＦＰ１５の入力端りに与えられる。ＥＸ７ＯＲ
ゲート２３の出力は、Ｄ−７７１７の入力端りに与えら
れる。ツェナーダイオード７を介する直等電力は％ｌ１
−ＰＩＦ１６．１７および増幅器１９．２１などに与え
られる。位相制御回路２６は、Ｄ−ＩＦＦ１６，１７お
よびＥＸ−ｏＲ°ゲート２２．２３から成る。
に設けられた波形整形機能を有する増幅器１９を介して
、Ｄ−ＦＦ１６．１７のクロック入力端ＯＫにそれぞれ
与えられる。正転および逆転信号発生回路２０からのス
テッピングモータ２の止転および逆転信号は、駆動回路
６に設けられた波形整形機能を有する増幅器２１を介し
て、ｌＸ０ＬＵＳＩＶＥ−ＯＲ（以上１ｉＸ−ＯＲとす
る）ゲート２２，２３の一方の入力端にそれぞれ与えら
れる。Ｄ−ＦＦ１６のセット出力Ｑは、ＥＸ−ＯＲ’７
’−）２３の他方の入力端に与えられる。Ｄ−’Ｆ’Ｈ
１７のリセット出力可は、ＥＸ−ＯＲゲート２２の他方
の入力端に与えられる。ＥＸ−ＯＲゲート２２の出力は
、Ｄ−ＩＦＰ１５の入力端りに与えられる。ＥＸ７ＯＲ
ゲート２３の出力は、Ｄ−７７１７の入力端りに与えら
れる。ツェナーダイオード７を介する直等電力は％ｌ１
−ＰＩＦ１６．１７および増幅器１９．２１などに与え
られる。位相制御回路２６は、Ｄ−ＩＦＦ１６，１７お
よびＥＸ−ｏＲ°ゲート２２．２３から成る。
第２図は、第１図の動作を説明するための波形図である
。信号発生回路１８からは第２図（υに示すパルス信号
が発生され、それらのパルス信号はＤ−Ｐ ＩＦ １６
、１７（Ｄりａツク入力端ＯＫにそれぞれ与えられる
。正転および逆転信号発生回路２０からは、第２図（２
）に示す正転および逆転信号が１Ｘ−ＯＲゲート２２．
２３の一方の入力端にそれぞれ与えられる。ここでＩＩ
！Ｘ−０Ｒゲート２２゜２３は、肉入力信号が不一致の
ときにハイレベルの信号を導出する。ｎ−ＩＦ１Ｆ１６
．１７は、クロック入力端０！に入力されるパルス信号
の立上がり時に、入力端りに入力されている状態を読み
込んで１その状態をセット出力Ｑから出力する。リセッ
ト出力可には、セット出力Ｑの反転された出力があられ
れる。またＤ−ＦＦ１６．１７のセット出力ｑおよびリ
セット出力可は入力端りの人力信号をセット出力Ｑおよ
びリセット出力可に出力するまでわずかの遅延時間をそ
れぞｔ有する。
。信号発生回路１８からは第２図（υに示すパルス信号
が発生され、それらのパルス信号はＤ−Ｐ ＩＦ １６
、１７（Ｄりａツク入力端ＯＫにそれぞれ与えられる
。正転および逆転信号発生回路２０からは、第２図（２
）に示す正転および逆転信号が１Ｘ−ＯＲゲート２２．
２３の一方の入力端にそれぞれ与えられる。ここでＩＩ
！Ｘ−０Ｒゲート２２゜２３は、肉入力信号が不一致の
ときにハイレベルの信号を導出する。ｎ−ＩＦ１Ｆ１６
．１７は、クロック入力端０！に入力されるパルス信号
の立上がり時に、入力端りに入力されている状態を読み
込んで１その状態をセット出力Ｑから出力する。リセッ
ト出力可には、セット出力Ｑの反転された出力があられ
れる。またＤ−ＦＦ１６．１７のセット出力ｑおよびリ
セット出力可は入力端りの人力信号をセット出力Ｑおよ
びリセット出力可に出力するまでわずかの遅延時間をそ
れぞｔ有する。
Ｄ−７７１６，１７の各セット出力Ｑは第２図（３）お
よび第２図（４）にそれぞれ示され、各リセット出力Ｑ
は第２図（５）および第２図（６）にそれぞれ示される
。ＢＸ−ＯＲゲー）２２，２３の出力は第２図（７）お
よび第２図（８）にそれぞれ示される。
よび第２図（４）にそれぞれ示され、各リセット出力Ｑ
は第２図（５）および第２図（６）にそれぞれ示される
。ＢＸ−ＯＲゲー）２２，２３の出力は第２図（７）お
よび第２図（８）にそれぞれ示される。
信号発生ＭＭ１８から第１のパルスが人力されると、Ｄ
−ＩＦＦ１６はＥＸ−ＯＲゲート２２の／−イレベルの
信号を第１のパルスの立ち上りで読み込む。したがって
Ｄ−ＩＦＦ１６のセット出力Ｑおよびリセット出力可は
、第２図（３）および第２図（５２にそれぞれ示すよう
にハイレベルおよびローレベルとなる。また、ＩＣＸ−
０Ｒゲート２３の出力は、第２図（８）に示すようにハ
イレベルとなる。ただし、前述のようにｎ−ｐＦ１６の
セット出力Ｑがわずかな遅延時間を有しているので、Ｉ
ＣＸ−０Ｒゲート２３の出力はわずかな遅延時間後にハ
イレベルとなる。応じてＤ−ＦＩＦ１７は、ＩＣＸ−０
Ｒゲート２３のローレベルの信号を読み込む。したかつ
て、Ｄ−Ｆ］Ｆ１７のセット出力Ｑおよびリセット出力
可ならびにＩ［ｔＸ−ＯＲゲート２２の出力は、第２図
（４）、第２図（６）および第２図（７）にそれぞれ不
すようにローレベル、ハイレベルおよびハイレベルのま
まである。
−ＩＦＦ１６はＥＸ−ＯＲゲート２２の／−イレベルの
信号を第１のパルスの立ち上りで読み込む。したがって
Ｄ−ＩＦＦ１６のセット出力Ｑおよびリセット出力可は
、第２図（３）および第２図（５２にそれぞれ示すよう
にハイレベルおよびローレベルとなる。また、ＩＣＸ−
０Ｒゲート２３の出力は、第２図（８）に示すようにハ
イレベルとなる。ただし、前述のようにｎ−ｐＦ１６の
セット出力Ｑがわずかな遅延時間を有しているので、Ｉ
ＣＸ−０Ｒゲート２３の出力はわずかな遅延時間後にハ
イレベルとなる。応じてＤ−ＦＩＦ１７は、ＩＣＸ−０
Ｒゲート２３のローレベルの信号を読み込む。したかつ
て、Ｄ−Ｆ］Ｆ１７のセット出力Ｑおよびリセット出力
可ならびにＩ［ｔＸ−ＯＲゲート２２の出力は、第２図
（４）、第２図（６）および第２図（７）にそれぞれ不
すようにローレベル、ハイレベルおよびハイレベルのま
まである。
第２のパルスが入力されると、Ｄ−１１Ｐ１６はＥＸ−
ｏＲ’ｆ−）２２のハイレベルの信号を読み込む。した
がってＤ−ＩＦＦ１６のセット出力Ｑおよびリセット出
力ＱならびにＥＸ−ＯＲゲート２３の出力は１第２図（
ａ）１．第２１Ａ（５）および第２図（８）にそれぞれ
示すようにハイレベル、ローレベルおよびハイレベルの
ままである。またＤ−ＦＩＦ１７は、ＥＸ−ＯＲゲート
２３のハイレベルの信号を読み込む。したがってＤ−７
１１１７のセット出力Ｑおよびリセット出力可ならびに
ＩＣＸ−０Ｒゲート２２の出力は１第２図（４）、第２
図（６）および第２図（７）にそれぞれ示すようにハイ
レベル、ローレベルおよびローレベルとなる。ただし、
前述のようにＤ−ＦＩＦ１７のリセット出力Ｑが遅延時
間を有しているのでＤ−ＦＦ１６は、ＥＸ−ＯＲゲ−）
２２のローレベルの信号を読み込むことはない。
ｏＲ’ｆ−）２２のハイレベルの信号を読み込む。した
がってＤ−ＩＦＦ１６のセット出力Ｑおよびリセット出
力ＱならびにＥＸ−ＯＲゲート２３の出力は１第２図（
ａ）１．第２１Ａ（５）および第２図（８）にそれぞれ
示すようにハイレベル、ローレベルおよびハイレベルの
ままである。またＤ−ＦＩＦ１７は、ＥＸ−ＯＲゲート
２３のハイレベルの信号を読み込む。したがってＤ−７
１１１７のセット出力Ｑおよびリセット出力可ならびに
ＩＣＸ−０Ｒゲート２２の出力は１第２図（４）、第２
図（６）および第２図（７）にそれぞれ示すようにハイ
レベル、ローレベルおよびローレベルとなる。ただし、
前述のようにＤ−ＦＩＦ１７のリセット出力Ｑが遅延時
間を有しているのでＤ−ＦＦ１６は、ＥＸ−ＯＲゲ−）
２２のローレベルの信号を読み込むことはない。
第３のパルスが人力されると、Ｄ−ＩＦＦ１６はＮＸ−
０Ｒゲート２２のｐ−レベルの信号を読み込む。したが
ってＤ−７Ｐ１６のセット出力ｑおよびリセット出力可
ならびにｌ 、ｘ−ＯＲゲート２３の出力は、第２図（
３）、第２図（５）および第２図（８）にそれぞれ示す
ようにローレベル、ハイレベルおよびローレベルとなる
。またＤ−ＩＦ？１７は、前述のようにＤ−ＦＦ１６の
セット出力Ｑが遅延時間を有しているので、Ｅ Ｘ
ＯＲゲート２３のハイレベルの信号を読み込む。したが
ってＤ−ｐｙ１７のセット出力Ｑおよびリセット出力可
ならびにＩＣＩ−ｔ）Ｒゲート２２の出力は、第２図（
４）、第２図（６）および第２図（７）にそれぞれ示す
ようにハイレベル、ローレベルおよびローレベルのまま
であるＯ 第４のパルスが入力されると、Ｄ−ＦＦ１５はＥＸ−Ｏ
Ｒゲート２２のａ−レベルの信号を続み込む。したがっ
てＤ−ＩＦＩＦ１６のセット出力。およびリセット出力
可ならびに］ｌ１Ｘ−ＯＲゲート２３の出力は、第２図
（３）、第２図Ｃ５）および第２図（８）にそれぞれ示
すようにローレベル、ハイレベルおよびローレベルのま
まである。またＤ−ＩＦＦ１７は、ＢＸ−ＯＲゲート２
３のローレベルの信号を読み込む。したが？てＤ−ＦＩ
Ｐ１７のセット出力Ｑおよびリセット出力可ならびにＥ
Ｘ−ＯＲゲート２２の出力は、第２図（４）、第２図（
６）および第２ＦＡ（７）にそれぞれ示すようにローレ
ベル、ハイレベルおよびハイレベルとなる。ただし前述
のようにＤ−ＦＦ１７のリセット出力可が遅延時間を有
しているので、Ｄ−ＦＦ１６はＢＸ−ＯＲゲート２２の
ハイレベルの信号を読み込むことはない。第５のパルス
が入力されると、前述の第１のパルスか人力されたとき
と同様にＤ−ＦＩＦ１６，１７およびＥＸ−ＯＲゲー）
２２，２３が動作する。以下、パルスが人力されるごと
に、前述の第１〜第４のパルスが入力されたときと同様
にＤ −ＩＩ Ｐ、 １６．１７およびＥＸ−ＯＲゲー
）２２”、２３が動作する。
０Ｒゲート２２のｐ−レベルの信号を読み込む。したが
ってＤ−７Ｐ１６のセット出力ｑおよびリセット出力可
ならびにｌ 、ｘ−ＯＲゲート２３の出力は、第２図（
３）、第２図（５）および第２図（８）にそれぞれ示す
ようにローレベル、ハイレベルおよびローレベルとなる
。またＤ−ＩＦ？１７は、前述のようにＤ−ＦＦ１６の
セット出力Ｑが遅延時間を有しているので、Ｅ Ｘ
ＯＲゲート２３のハイレベルの信号を読み込む。したが
ってＤ−ｐｙ１７のセット出力Ｑおよびリセット出力可
ならびにＩＣＩ−ｔ）Ｒゲート２２の出力は、第２図（
４）、第２図（６）および第２図（７）にそれぞれ示す
ようにハイレベル、ローレベルおよびローレベルのまま
であるＯ 第４のパルスが入力されると、Ｄ−ＦＦ１５はＥＸ−Ｏ
Ｒゲート２２のａ−レベルの信号を続み込む。したがっ
てＤ−ＩＦＩＦ１６のセット出力。およびリセット出力
可ならびに］ｌ１Ｘ−ＯＲゲート２３の出力は、第２図
（３）、第２図Ｃ５）および第２図（８）にそれぞれ示
すようにローレベル、ハイレベルおよびローレベルのま
まである。またＤ−ＩＦＦ１７は、ＢＸ−ＯＲゲート２
３のローレベルの信号を読み込む。したが？てＤ−ＦＩ
Ｐ１７のセット出力Ｑおよびリセット出力可ならびにＥ
Ｘ−ＯＲゲート２２の出力は、第２図（４）、第２図（
６）および第２ＦＡ（７）にそれぞれ示すようにローレ
ベル、ハイレベルおよびハイレベルとなる。ただし前述
のようにＤ−ＦＦ１７のリセット出力可が遅延時間を有
しているので、Ｄ−ＦＦ１６はＢＸ−ＯＲゲート２２の
ハイレベルの信号を読み込むことはない。第５のパルス
が入力されると、前述の第１のパルスか人力されたとき
と同様にＤ−ＦＩＦ１６，１７およびＥＸ−ＯＲゲー）
２２，２３が動作する。以下、パルスが人力されるごと
に、前述の第１〜第４のパルスが入力されたときと同様
にＤ −ＩＩ Ｐ、 １６．１７およびＥＸ−ＯＲゲー
）２２”、２３が動作する。
Ｄ−ＩＦＦ１６のセット出力Ｑおよびリセット出力可な
らびにＤ−ＦＦ１７のセット出力Ｑおよびリセット出力
可のハイレベルの信号をリレーコイル８〜１１が励磁さ
れる状態に対応させると、第１のパルスが入力されるこ
とによってリレーコイル８が励磁され、リレーコイル１
１が励磁され続け、リレーコイル９が励磁されなくなる
。したがってステッピングモータ２は、矢符２４の方向
に１ステツプ回転する。Ｄ−ＦＩＦ１６のセット出力Ｑ
とＤ−７Ｆ１７のセット出力Ｑとは、９０°の位相差を
有しており、Ｄ−ＩＦ？１７のセット出力ＱはＤ−ＦＩ
Ｆ１６のセット出力ｑに対して９０°遅れている。した
がってステッピングモータ２は、正転および逆転信号発
生回路２０からのローレベルの信号と、信号発生回路１
８からのパルスごとの信号に応答して矢符２４の方向に
１ステツプずつ回転することができる。
らびにＤ−ＦＦ１７のセット出力Ｑおよびリセット出力
可のハイレベルの信号をリレーコイル８〜１１が励磁さ
れる状態に対応させると、第１のパルスが入力されるこ
とによってリレーコイル８が励磁され、リレーコイル１
１が励磁され続け、リレーコイル９が励磁されなくなる
。したがってステッピングモータ２は、矢符２４の方向
に１ステツプ回転する。Ｄ−ＦＩＦ１６のセット出力Ｑ
とＤ−７Ｆ１７のセット出力Ｑとは、９０°の位相差を
有しており、Ｄ−ＩＦ？１７のセット出力ＱはＤ−ＦＩ
Ｆ１６のセット出力ｑに対して９０°遅れている。した
がってステッピングモータ２は、正転および逆転信号発
生回路２０からのローレベルの信号と、信号発生回路１
８からのパルスごとの信号に応答して矢符２４の方向に
１ステツプずつ回転することができる。
時刻ｔ１に”おいて、正転および逆転信号発生回路２０
から第２図（２）に示すハイレベルの（＝号か与えられ
ると、ＥＸ−ＯＲゲート２２．２３の出力は第２図（７
）および第２図（８）にそれぞれ示すようにローレベル
およびハイレベルとなる。信号発生回路１８から時刻ｔ
ｌ後においてパルス（第６のパルスとする）が入力され
ると、Ｄ−ＩＦＩＰ１６．１７はｖｘ−ｏｍゲート２２
のローレベル出力およびＥＸ−ＯＲゲート２３のハイレ
ベル出力の信号をそれぞれ読み込む。したがってＤ−Ｆ
Ｆ１６のセット出力Ｑ１リセット出力互、およびＥＸ−
ＯＲゲート２３の出力は、第２ＦＡ（３）、第２図（５
）および第２図（８）にそれぞれ示すようにローレベル
、ノ１イレペルおよびハイレベルのままである。またＤ
−ＦＦ１７のセット出力Ｑおよびリセット出力Ｑなら
びに罵Ｘ−０Ｒゲート２２の出力は、第２図（４）、第
２図（６）および第２図（７）にそれぞれ示すようにノ
１イレペル、ローレベルおヨヒハイレペルとなる。
から第２図（２）に示すハイレベルの（＝号か与えられ
ると、ＥＸ−ＯＲゲート２２．２３の出力は第２図（７
）および第２図（８）にそれぞれ示すようにローレベル
およびハイレベルとなる。信号発生回路１８から時刻ｔ
ｌ後においてパルス（第６のパルスとする）が入力され
ると、Ｄ−ＩＦＩＰ１６．１７はｖｘ−ｏｍゲート２２
のローレベル出力およびＥＸ−ＯＲゲート２３のハイレ
ベル出力の信号をそれぞれ読み込む。したがってＤ−Ｆ
Ｆ１６のセット出力Ｑ１リセット出力互、およびＥＸ−
ＯＲゲート２３の出力は、第２ＦＡ（３）、第２図（５
）および第２図（８）にそれぞれ示すようにローレベル
、ノ１イレペルおよびハイレベルのままである。またＤ
−ＦＦ１７のセット出力Ｑおよびリセット出力Ｑなら
びに罵Ｘ−０Ｒゲート２２の出力は、第２図（４）、第
２図（６）および第２図（７）にそれぞれ示すようにノ
１イレペル、ローレベルおヨヒハイレペルとなる。
第７のパルスが人力されると、Ｄ−ＦＩＦ１６゜１７は
、ハイレベルおよびハイレベルの信号をそれぞれ読み込
む。したがってＤ−ＩＦＦ１６のセット出力ｑおよびリ
セット出力ＱならびにＩＣＸ−０Ｒゲート２３の出力は
、第２図（３）、第２図（５）および第２図（８）にそ
れぞれ示すようにハイレベル、ローレベルおよびローレ
ベルとなる。ｔ タＤ Ｆ １Ｆ １７のセット出力
Ｑおよびリセット出力可ならびにＮＸ−０Ｒゲート２２
の出力は、第２図（４）、第２図（６）および第２図（
７）にそれぞれ示すようにハイレベル、ローレベルおよ
びハイレベルのままである。
、ハイレベルおよびハイレベルの信号をそれぞれ読み込
む。したがってＤ−ＩＦＦ１６のセット出力ｑおよびリ
セット出力ＱならびにＩＣＸ−０Ｒゲート２３の出力は
、第２図（３）、第２図（５）および第２図（８）にそ
れぞれ示すようにハイレベル、ローレベルおよびローレ
ベルとなる。ｔ タＤ Ｆ １Ｆ １７のセット出力
Ｑおよびリセット出力可ならびにＮＸ−０Ｒゲート２２
の出力は、第２図（４）、第２図（６）および第２図（
７）にそれぞれ示すようにハイレベル、ローレベルおよ
びハイレベルのままである。
第８のパルスが入力されると、Ｄ−ＦＦ１６゜１７は、
ハイレベルおよびローレベルの信号ヲソれぞれ読み込む
。したがってＤ−ＦＦ１６のセット出力Ｑおよびリセッ
ト出力ＱならびにＥＸ−ＯＲゲート２３の出力は、第２
図（３）、第２図（５）および第２図（８）にそれぞれ
示すようにハイレベル、ローレベルおよびローレベルの
ままである。またＤ −ＦＦ１７のセット出力Ｑおよび
リセット出力ＱならびにＩＣＸ−０Ｒゲート２２の出力
は、第２図（４）、第２図（６）および第２図（７）に
それぞれ示すようにローレベル、ハイレベルおよびロー
レベルとなる。
ハイレベルおよびローレベルの信号ヲソれぞれ読み込む
。したがってＤ−ＦＦ１６のセット出力Ｑおよびリセッ
ト出力ＱならびにＥＸ−ＯＲゲート２３の出力は、第２
図（３）、第２図（５）および第２図（８）にそれぞれ
示すようにハイレベル、ローレベルおよびローレベルの
ままである。またＤ −ＦＦ１７のセット出力Ｑおよび
リセット出力ＱならびにＩＣＸ−０Ｒゲート２２の出力
は、第２図（４）、第２図（６）および第２図（７）に
それぞれ示すようにローレベル、ハイレベルおよびロー
レベルとなる。
第９のパルスが入力されると、Ｄ−ＦＦ１６゜１７は、
ローレベルおよび四−レベルの信号をそれぞれ読み込む
。したがってＤ−ＦＦ１５のセット出力Ｑおよびリセッ
ト出力ＱならびにＩｅＸ−ＯＲゲート２３の出力は、第
２図（３）、第２図（５）および第２図（８）にそれぞ
れ示すようにローレベル、ハイレベルおよびハイレベル
となる。またＤ−ＦＦＩ７のセット出力Ｑおよびリセッ
ト出力可ならびに１１ＣＸ −、ＯＲゲート２２の出力
は、第２図（４）、第２図（６）および第２図（７）に
それぞれ示すようにローレベル、ハイレベルおよびロー
レベルのままである。
ローレベルおよび四−レベルの信号をそれぞれ読み込む
。したがってＤ−ＦＦ１５のセット出力Ｑおよびリセッ
ト出力ＱならびにＩｅＸ−ＯＲゲート２３の出力は、第
２図（３）、第２図（５）および第２図（８）にそれぞ
れ示すようにローレベル、ハイレベルおよびハイレベル
となる。またＤ−ＦＦＩ７のセット出力Ｑおよびリセッ
ト出力可ならびに１１ＣＸ −、ＯＲゲート２２の出力
は、第２図（４）、第２図（６）および第２図（７）に
それぞれ示すようにローレベル、ハイレベルおよびロー
レベルのままである。
以下パルスが入力されるごとに前述の第６〜第９のパル
スが入力されたときと同様にＤ−ＦＩＦ１６゜１７およ
びＩＣＸ−０Ｒゲー）２２．２３がＩＥｌ１作する０ Ｄ−１１１Ｆ１６のセット出力Ｑおよびリセット出力ｉ
ならびにＤ−Ｆ］Ｆ１７のセット出力Ｑおよびリセット
出力Ｑのハイレベルの信号をリレーフィル８〜１１が励
磁される状態に対応させると、第６のパルスが人力され
ることによってリレーフィルｌＯが励磁され、リレーコ
イル９が励磁され続け、リレーコイル１１が励磁されな
くなる。したがってステッピングモータ２は、矢符２５
の方向に１ステツプ回転する。Ｄ−ＦＦ１６のセット出
力ＱとＤ−ｚｌＦＦ１７のセット出力Ｑとは、９０の位
相差を有しており、Ｄ−ＩＰＦ１６のセット出力ＱはＤ
−ＦＦ１７のセット出力Ｑに対しゼ９０°遅れている。
スが入力されたときと同様にＤ−ＦＩＦ１６゜１７およ
びＩＣＸ−０Ｒゲー）２２．２３がＩＥｌ１作する０ Ｄ−１１１Ｆ１６のセット出力Ｑおよびリセット出力ｉ
ならびにＤ−Ｆ］Ｆ１７のセット出力Ｑおよびリセット
出力Ｑのハイレベルの信号をリレーフィル８〜１１が励
磁される状態に対応させると、第６のパルスが人力され
ることによってリレーフィルｌＯが励磁され、リレーコ
イル９が励磁され続け、リレーコイル１１が励磁されな
くなる。したがってステッピングモータ２は、矢符２５
の方向に１ステツプ回転する。Ｄ−ＦＦ１６のセット出
力ＱとＤ−ｚｌＦＦ１７のセット出力Ｑとは、９０の位
相差を有しており、Ｄ−ＩＰＦ１６のセット出力ＱはＤ
−ＦＦ１７のセット出力Ｑに対しゼ９０°遅れている。
したがってステッピングモータ２は、正転および逆転信
号発生回路２０からのローレベルの信号と、信号発生回
路１８からのパルスごとの信号に応答して矢符２５の方
向に１ステツプずつ回転することができる。
号発生回路２０からのローレベルの信号と、信号発生回
路１８からのパルスごとの信号に応答して矢符２５の方
向に１ステツプずつ回転することができる。
本発明の他の実施例として、Ｄ−ＩＦＦ１６のリセット
出力ｉをＥＸ−ＯＲゲート２３の他方の入カニ与工、Ｄ
−１ＦＩＦ１７１７）セフ）出力ＱをＢＸ−ＯＲゲート
２２の他方の入力に与えるようにしてもよい。
出力ｉをＥＸ−ＯＲゲート２３の他方の入カニ与工、Ｄ
−１ＦＩＦ１７１７）セフ）出力ＱをＢＸ−ＯＲゲート
２２の他方の入力に与えるようにしてもよい。
以上のように本発明によれば、簡単な構成により、信号
発生回路からの１つのパルスに応答シテステツビングモ
ータを１ステツプ回転させることができ、しか、も安定
かつ円滑に正転−逆転および反転動作を行なうことがで
きる。
発生回路からの１つのパルスに応答シテステツビングモ
ータを１ステツプ回転させることができ、しか、も安定
かつ円滑に正転−逆転および反転動作を行なうことがで
きる。
第１図は本発明の一実施例の電気回路図、第２図はその
動作を説明するための波形図である。 ２・・・ステッピングモータ、６・・・駆動−路、８〜
１１・・・コイル、１６．１７・・・Ｄ−７リツプフロ
ツプ、２２ 、２３−ＥＸＯＬＵＳ工’ＶＩＣ−ＯＲゲ
ート代理人 弁理士 西教圭一部
動作を説明するための波形図である。 ２・・・ステッピングモータ、６・・・駆動−路、８〜
１１・・・コイル、１６．１７・・・Ｄ−７リツプフロ
ツプ、２２ 、２３−ＥＸＯＬＵＳ工’ＶＩＣ−ＯＲゲ
ート代理人 弁理士 西教圭一部
Claims (1)
- 【特許請求の範囲】 クロック入力端に入力される信号に応答して他の入力端
に入力された信号を読み込んでセット出力に導出する一
対の７リツプ７０ツブと、一方の７リツププロツプのセ
ット出力ある１１番マリセット出力、および他方の７リ
ツプフロツブのリセット出力あるいはセット出力が一方
の人ブｊ端にそれぞれ与えられ、他方の入力端には正転
あるいは逆転のための信号がそれぞれ与えられ、各出力
が前記フリップフロップの他の入力端にそれぞれ与えら
れる一対のＥＸＯＬＵＳ工ＶＢ−ＯＲゲートとを含み、 前記各７リツプ７０ツブのセット出力およびリセット出
力により４相ステツピングモータの各コイルを順次励磁
するようにしたことを特徴とするステッピングモータの
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20598581A JPS6019239B2 (ja) | 1981-12-18 | 1981-12-18 | ステツピングモ−タの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20598581A JPS6019239B2 (ja) | 1981-12-18 | 1981-12-18 | ステツピングモ−タの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107097A true JPS58107097A (ja) | 1983-06-25 |
| JPS6019239B2 JPS6019239B2 (ja) | 1985-05-15 |
Family
ID=16515981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20598581A Expired JPS6019239B2 (ja) | 1981-12-18 | 1981-12-18 | ステツピングモ−タの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019239B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135625A (ja) * | 1984-07-27 | 1986-02-20 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| JPH01161386U (ja) * | 1988-04-27 | 1989-11-09 |
-
1981
- 1981-12-18 JP JP20598581A patent/JPS6019239B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6019239B2 (ja) | 1985-05-15 |
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