JPS6135625A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPS6135625A JPS6135625A JP15782784A JP15782784A JPS6135625A JP S6135625 A JPS6135625 A JP S6135625A JP 15782784 A JP15782784 A JP 15782784A JP 15782784 A JP15782784 A JP 15782784A JP S6135625 A JPS6135625 A JP S6135625A
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- Japan
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- frequency
- output
- filter
- divider
- analog
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- Granted
Links
Landscapes
- Control Of Motors That Do Not Use Commutators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、位相同期ループ回路（以下、ＰＬＬ回路と略
記する）を用いた周波数シンセサイザに関するものであ
る。
記する）を用いた周波数シンセサイザに関するものであ
る。
従来例の構成とその問題点
自動車電話など各種無線機やチューナなどの局発源とし
て、周波数のディジタル制御、高安定化を実現するため
に、ＰＬＬ回路を用いた周波数シンセサイザが広く用い
られている。
て、周波数のディジタル制御、高安定化を実現するため
に、ＰＬＬ回路を用いた周波数シンセサイザが広く用い
られている。
以下、図面を参照しながら、従来の周波数シンセサイザ
について説明する。
について説明する。
第１図は、従来の周波数シン七すイザを示すブロック構
成図である。電圧制御発振器（以下、ｖｃｏと略記する
）１０の出力は、分配６１１によシ、出力端子１８とプ
リスケーラ１３に２分される。プリスケーラ１３に入力
されたＶＣＯｌｏの出力は、プリスケーラ１３．および
端子１７に加えられる分周数制御信号に従って分周する
プログラマブルデバイダ１５によって分周される。プロ
グラマブルデバイダ１６の出方は、温度補償型水晶発振
器などの基準発振器１６がらの出力とともに位相比較器
（以下、ＰＣと略記する）１４に入力され、ＰＣｌ ４
の出力には、この２つの入力信号の位相差に比例した電
圧が得られる。ループフィルタ１２により、交流（ＡＣ
）成分が除去され、その直流成分のみが取シ出され、ｖ
ｃｏｌ。
成図である。電圧制御発振器（以下、ｖｃｏと略記する
）１０の出力は、分配６１１によシ、出力端子１８とプ
リスケーラ１３に２分される。プリスケーラ１３に入力
されたＶＣＯｌｏの出力は、プリスケーラ１３．および
端子１７に加えられる分周数制御信号に従って分周する
プログラマブルデバイダ１５によって分周される。プロ
グラマブルデバイダ１６の出方は、温度補償型水晶発振
器などの基準発振器１６がらの出力とともに位相比較器
（以下、ＰＣと略記する）１４に入力され、ＰＣｌ ４
の出力には、この２つの入力信号の位相差に比例した電
圧が得られる。ループフィルタ１２により、交流（ＡＣ
）成分が除去され、その直流成分のみが取シ出され、ｖ
ｃｏｌ。
に加えられて発振周波数が制御される。この動作は、Ｐ
Ｃｌ４に入力される２つの信号の位相差がなくなるまで
繰シ返され、ＶＣＯｌｏの発振周波数は、端子１７に印
加された分周数制御信号に基く一定の周波数にロックさ
れる。
Ｃｌ４に入力される２つの信号の位相差がなくなるまで
繰シ返され、ＶＣＯｌｏの発振周波数は、端子１７に印
加された分周数制御信号に基く一定の周波数にロックさ
れる。
しかし上記構成では、発振周波数か高くなるにつれて、
プリスケーラ１３が高速動作を要求されるので、消費電
流の増加、動作余裕度の劣化を招くという欠点がある０
従って低消費電力を要求される機器に使用するには、都
合が悪い。
プリスケーラ１３が高速動作を要求されるので、消費電
流の増加、動作余裕度の劣化を招くという欠点がある０
従って低消費電力を要求される機器に使用するには、都
合が悪い。
発明の目的
本発明は、以上のような従来の欠点を解消するためにな
されたもので、ＧＨｚ 帯の高周波領域においても、広
帯域にわたって安定傾動作する、構成が簡単で、消費電
力の少ない周波数シンセサイザを提供することを目的と
する。
されたもので、ＧＨｚ 帯の高周波領域においても、広
帯域にわたって安定傾動作する、構成が簡単で、消費電
力の少ない周波数シンセサイザを提供することを目的と
する。
発明の構成
本発明の周波数シンセサイザは、ダイオードあるいはト
ランジスタ等に、コンデンサ、インダクタ等からなる帰
還回路を付加したアナログ分周器と、その分周出力から
入力周波数の漏洩を除去するｐ波器と、このＦ波器の周
波数応答をループフィルタの出力で可変する手段とを具
備したＰＬＬ回路構成をとることにより、上記の目的を
達成するものである。
ランジスタ等に、コンデンサ、インダクタ等からなる帰
還回路を付加したアナログ分周器と、その分周出力から
入力周波数の漏洩を除去するｐ波器と、このＦ波器の周
波数応答をループフィルタの出力で可変する手段とを具
備したＰＬＬ回路構成をとることにより、上記の目的を
達成するものである。
実施例の説明
以下、図面を用いて本発明の実施例を示す。
第２図は、本発明の周波数シンセサイザの第１の実施例
を示すブロック構成図である。
を示すブロック構成図である。
ＶＣＯｌｏの出力は、分配器１１によシ、出力端子１８
とアナログ分周器２ｏに２分配される。
とアナログ分周器２ｏに２分配される。
なおこのアナログ分周器２０の構成については後で詳細
に説明する０このアナログ分周器２０は、ダイオードあ
るいはトランジスタの端子間容量の非直線性によるパラ
メトリック動作とこれを持続するためのミキサ動作を利
用したもので、ＧＨｚ帯の高周波領域においても、低消
費電力で動作するものである。本実施例ではμ分周動作
をしている。Ｆ波器２１は、入力周波数、即ち、ＶＣＯ
Ｎ。
に説明する０このアナログ分周器２０は、ダイオードあ
るいはトランジスタの端子間容量の非直線性によるパラ
メトリック動作とこれを持続するためのミキサ動作を利
用したもので、ＧＨｚ帯の高周波領域においても、低消
費電力で動作するものである。本実施例ではμ分周動作
をしている。Ｆ波器２１は、入力周波数、即ち、ＶＣＯ
Ｎ。
の発掘周波数の除去用で、ループフィルタ１２の出力で
周波数応答が変化するものである。プリスケーラ２２は
、高速で動作する消費電力の大きい分周器を除去するこ
とができ、大幅な消費電力の低減を図ることができる。
周波数応答が変化するものである。プリスケーラ２２は
、高速で動作する消費電力の大きい分周器を除去するこ
とができ、大幅な消費電力の低減を図ることができる。
プリスケーラ２２の出力は、端子１７に加えられる分周
数制御信号に従って分周するプログラマブルデバイダ１
６によって更に分周され、温度補償型水晶発振器などの
基準発振器１６からの出力とＰｃ１４で位相比較される
。これら２つの信号の位相差に比例したＰＣｌ４の出力
から、ループフィルタ１２によシＡＣ成分を除去し、Ｖ
ＣＯｌｏならびにＦ波器２１に加えられる。このループ
フィルタ１２の出力電圧は、端子１７に印加される分周
数制御信号によって決定され、これによシｖＣ０１０の
発振周波数が変化する。アナログ分周器２０は、低消費
電力で動作するが、入力周波数、即ちＶＣＯｌｏの発振
周波数が漏洩する。ＶＣＣＮＯの発振帯域が、狭帯域の
場合は、固定のＦ波器（例えば、低域通過Ｆ波器あるい
は帯域通過沖波器）をアナログ分周器２ｏの後に付加す
れば十分であるが、オクターブ以上にわたシ変化する場
合には、固定のろ波器では、入力周波数を除去すること
が困難になる。
数制御信号に従って分周するプログラマブルデバイダ１
６によって更に分周され、温度補償型水晶発振器などの
基準発振器１６からの出力とＰｃ１４で位相比較される
。これら２つの信号の位相差に比例したＰＣｌ４の出力
から、ループフィルタ１２によシＡＣ成分を除去し、Ｖ
ＣＯｌｏならびにＦ波器２１に加えられる。このループ
フィルタ１２の出力電圧は、端子１７に印加される分周
数制御信号によって決定され、これによシｖＣ０１０の
発振周波数が変化する。アナログ分周器２０は、低消費
電力で動作するが、入力周波数、即ちＶＣＯｌｏの発振
周波数が漏洩する。ＶＣＣＮＯの発振帯域が、狭帯域の
場合は、固定のＦ波器（例えば、低域通過Ｆ波器あるい
は帯域通過沖波器）をアナログ分周器２ｏの後に付加す
れば十分であるが、オクターブ以上にわたシ変化する場
合には、固定のろ波器では、入力周波数を除去すること
が困難になる。
そこでループフィルタ１２の出力電圧に応じて。
周波数応答が変化する沖波器を設ける。このようにして
入力周波数を減衰させることによシ、広帯域にわたシ、
安定で、消費電力の少ない周波数シンセサイザが実現で
きる。
入力周波数を減衰させることによシ、広帯域にわたシ、
安定で、消費電力の少ない周波数シンセサイザが実現で
きる。
第３図は、本発明の周波数シンセサイザを構成するアナ
ログ分周器２０の第１の実施例を示したものである。３
１は信号入力端子、３２は分周出力端子、３３は電源端
子である。信号入力端子３１は、第２図の分配器１１の
出力と１分周出力端子３２は、第２図のＦ波器２１へ、
それぞれ接続される。ダイオードＤ３１のアノード、カ
ソード間にインダクタＬ３１とコンデンサＣ３４からな
る帰還回路を付加し、分周器の心臓部を形成している。
ログ分周器２０の第１の実施例を示したものである。３
１は信号入力端子、３２は分周出力端子、３３は電源端
子である。信号入力端子３１は、第２図の分配器１１の
出力と１分周出力端子３２は、第２図のＦ波器２１へ、
それぞれ接続される。ダイオードＤ３１のアノード、カ
ソード間にインダクタＬ３１とコンデンサＣ３４からな
る帰還回路を付加し、分周器の心臓部を形成している。
Ｃ３１，Ｃ３２はＤＣブロック用、Ｃｓｓは高周波バイ
パス用のコンデンサ、Ｒ３１〜Ｒ３３はバイアス電圧供
給用の抵抗である。
パス用のコンデンサ、Ｒ３１〜Ｒ３３はバイアス電圧供
給用の抵抗である。
第４図は、本発明の周波数シンセサイザを構成するアナ
ログ分周器２０の第２の実施例を示したものである。４
１は信号入力端子、４２は分周出力端子、４３は電源端
子である。それぞれの端子の接続方法は、第３図の場合
と同じである。ダイオードＤ４１は、インダクタＬ４１
、コンデンサＣ４４からなる帰還回路を持ち、バイアス
電圧はＲ４３を通して加えられる。Ｃ４１，Ｃ４２はＤ
Ｃブロック用、Ｃ４３は高周波バイパス用のコンデンサ
、Ｌ４２は分周出力に対するチョークコイルである。本
実施例は、バイアス回路を簡略化したものである。この
ように分周動作は、バイアス回路によって影響を受ける
ものではない。
ログ分周器２０の第２の実施例を示したものである。４
１は信号入力端子、４２は分周出力端子、４３は電源端
子である。それぞれの端子の接続方法は、第３図の場合
と同じである。ダイオードＤ４１は、インダクタＬ４１
、コンデンサＣ４４からなる帰還回路を持ち、バイアス
電圧はＲ４３を通して加えられる。Ｃ４１，Ｃ４２はＤ
Ｃブロック用、Ｃ４３は高周波バイパス用のコンデンサ
、Ｌ４２は分周出力に対するチョークコイルである。本
実施例は、バイアス回路を簡略化したものである。この
ように分周動作は、バイアス回路によって影響を受ける
ものではない。
第５図は、本発明の周波数シンセサイザを構成するアナ
ログ分周器２０の第３の実施例を示したものである。本
実施例は、分周回路を信号ラインに対して並列に挿入し
た例である。５１は信号入力端子、６２は分周出力端子
、５３は電源端子である。それぞれの端子の接続方法は
、第３図の場合と同じである。ダイオードＤ６１は、イ
ンダクタＬ６１、コンデンサＣ５４からなる帰還回路を
持ち、カソードを接地し、アノード側にバイアス抵抗Ｒ
５３を通して、バイアス電圧を供給したものである。Ｃ
５１、Ｃ５２はＤＣブロック用、Ｃ５３は高周波バイパ
ス用のコンデンサである。
ログ分周器２０の第３の実施例を示したものである。本
実施例は、分周回路を信号ラインに対して並列に挿入し
た例である。５１は信号入力端子、６２は分周出力端子
、５３は電源端子である。それぞれの端子の接続方法は
、第３図の場合と同じである。ダイオードＤ６１は、イ
ンダクタＬ６１、コンデンサＣ５４からなる帰還回路を
持ち、カソードを接地し、アノード側にバイアス抵抗Ｒ
５３を通して、バイアス電圧を供給したものである。Ｃ
５１、Ｃ５２はＤＣブロック用、Ｃ５３は高周波バイパ
ス用のコンデンサである。
本実施例は、ダイオードを信号ラインに対し工並列に挿
入しているので、入出力の方向性はなく、入出力を入れ
替えてもかまわない。このようにアナログ分周器では、
ダイオードを信号ラインに直列に設置した場合も、並列
に設置した場合も、分周可能である。
入しているので、入出力の方向性はなく、入出力を入れ
替えてもかまわない。このようにアナログ分周器では、
ダイオードを信号ラインに直列に設置した場合も、並列
に設置した場合も、分周可能である。
第６図は、本発明の周波数シンセサイザを構成するアナ
ログ分周器２０の第４の実施例を示したものである。本
実施例は、トランジスタを用いたアナログ分周器の例で
ある。６１は信号入力端子、６２は分周出力端子、６３
は電源端子である。それぞれの端子の接続方法は、第３
図の場合と同じなる帰還回路を設け、分周回路を形成し
ている。
ログ分周器２０の第４の実施例を示したものである。本
実施例は、トランジスタを用いたアナログ分周器の例で
ある。６１は信号入力端子、６２は分周出力端子、６３
は電源端子である。それぞれの端子の接続方法は、第３
図の場合と同じなる帰還回路を設け、分周回路を形成し
ている。
Ｃ６１、Ｃ６２はＤＣブロック用、Ｃ６３、Ｃ６４は高
周波バイパス用のコンデンサ、Ｒａ１〜Ｒ６４はバイア
ス電圧供給用の抵抗である。本実施例は、トランジスタ
のベース、コレクタ間ダイオードを利用したものであシ
、ダイオードを用いた場合と同様の分周特性が得られる
。
周波バイパス用のコンデンサ、Ｒａ１〜Ｒ６４はバイア
ス電圧供給用の抵抗である。本実施例は、トランジスタ
のベース、コレクタ間ダイオードを利用したものであシ
、ダイオードを用いた場合と同様の分周特性が得られる
。
第７図は、本発明の周波数シンセサイザを構成するアナ
ログ分周器２ｏの第６の実施例を示したものである。７
１は信号入力端子、７２は分周出力端子、７３は電源端
子である。それぞれの端子の接続方法は第３図の場合と
同じである。トランジスタＴＲ７１のベース、エミッタ
間に、インダクタＬ７１とコンデンサＣｙｓからなる帰
還回路を設け、分周回路を形成している。Ｃ７１、Ｃ７
２はＤＣブロック用、Ｃｙａ 、Ｃ７４はバイアス電圧
供給用の抵抗である。本実施例は、トランジスタのベー
ス、エミッタ間ダイオードを利用したもので６Ｄ、ダイ
オードを用いた場合と同様の分周特性が得られる。なお
、トランジスタを用いた実雄側では、ＮＰＮ形トランジ
スタで、ベースプリーダ方式のバイアスを用いた例を示
したが、ＰＮＰ形のトランジスタでも、別のバイアス方
式でもよいことは言うまでもない。
ログ分周器２ｏの第６の実施例を示したものである。７
１は信号入力端子、７２は分周出力端子、７３は電源端
子である。それぞれの端子の接続方法は第３図の場合と
同じである。トランジスタＴＲ７１のベース、エミッタ
間に、インダクタＬ７１とコンデンサＣｙｓからなる帰
還回路を設け、分周回路を形成している。Ｃ７１、Ｃ７
２はＤＣブロック用、Ｃｙａ 、Ｃ７４はバイアス電圧
供給用の抵抗である。本実施例は、トランジスタのベー
ス、エミッタ間ダイオードを利用したもので６Ｄ、ダイ
オードを用いた場合と同様の分周特性が得られる。なお
、トランジスタを用いた実雄側では、ＮＰＮ形トランジ
スタで、ベースプリーダ方式のバイアスを用いた例を示
したが、ＰＮＰ形のトランジスタでも、別のバイアス方
式でもよいことは言うまでもない。
このようにアナログ分周器２ｏとしては、ダイオードを
用いたものでも、トランジスタを用いたものでも同様の
特性が得られる。
用いたものでも、トランジスタを用いたものでも同様の
特性が得られる。
第８図は、本発明の周波数シンセサイザを構成するＰ波
器２１の実施例を示したものである。
器２１の実施例を示したものである。
８１．８２は入出力端子、８３は制御端子である。
入力端子８１は、第２図のアナログ分周器２ｏの出力と
、出力端子８２は、プリスケーラ２２へ、制御端子８３
は、ループフィルタ１２の出力と、それぞれ接続される
。入出力端子８１．８２は、共振器８４．８５とタップ
結合で結合している。
、出力端子８２は、プリスケーラ２２へ、制御端子８３
は、ループフィルタ１２の出力と、それぞれ接続される
。入出力端子８１．８２は、共振器８４．８５とタップ
結合で結合している。
また段間結合は、アース部分８６．８７によシ制御され
る開口結合部９０の大きさによシ決定される。共振器８
４．８５は、コンデンサＣａ１． Ｃ８２ならびにバラ
クタなどの可変容量素子８７ 、８８峻λら共振回路を
形成している。この共振周波数は、制御端子８３から抵
抗Ｒ８１，Ｒ８２を通して印加されるループフィルタ１
２の出力電圧により制御される。Ｃｓｓ 、Ｃ８４は高
周波バイパス用のコンデンサである。アナログ分周器２
０は、低消費電力で動作するが入力周波数が出力側に漏
洩する。従って、分周帯域がオクターブ以上にわたる広
帯域な場合は、次段のグリスケ−２の最高分周周波数は
、分周帯域の下限周波数以上となる。そこで下限周波数
付近を分周する場合には、入力周波数成分を除去し、プ
リスケーラに入力しないと、分周可能な２周波が入力さ
れることになシ都合が悪い。このような状況を避けるた
めに、ループフィルタ１２の出力電圧で、ろ波器２１の
周波数応答を絶えず分周周波数に合わせれば、入力周波
数が減衰され、グリスケーラ２２の入力感度以下のレベ
ルまで落とすことができる。従って、広帯域にわたって
安定に動作する周波数シンセサイザが実現できる。本実
施例では、段数２段、入出力結合はタップ結合、段間結
合は開口部結合の場合の年について述べたが、Ｆ波器２
１の構成は、これに限定されるものでないことは言うま
でもない。
る開口結合部９０の大きさによシ決定される。共振器８
４．８５は、コンデンサＣａ１． Ｃ８２ならびにバラ
クタなどの可変容量素子８７ 、８８峻λら共振回路を
形成している。この共振周波数は、制御端子８３から抵
抗Ｒ８１，Ｒ８２を通して印加されるループフィルタ１
２の出力電圧により制御される。Ｃｓｓ 、Ｃ８４は高
周波バイパス用のコンデンサである。アナログ分周器２
０は、低消費電力で動作するが入力周波数が出力側に漏
洩する。従って、分周帯域がオクターブ以上にわたる広
帯域な場合は、次段のグリスケ−２の最高分周周波数は
、分周帯域の下限周波数以上となる。そこで下限周波数
付近を分周する場合には、入力周波数成分を除去し、プ
リスケーラに入力しないと、分周可能な２周波が入力さ
れることになシ都合が悪い。このような状況を避けるた
めに、ループフィルタ１２の出力電圧で、ろ波器２１の
周波数応答を絶えず分周周波数に合わせれば、入力周波
数が減衰され、グリスケーラ２２の入力感度以下のレベ
ルまで落とすことができる。従って、広帯域にわたって
安定に動作する周波数シンセサイザが実現できる。本実
施例では、段数２段、入出力結合はタップ結合、段間結
合は開口部結合の場合の年について述べたが、Ｆ波器２
１の構成は、これに限定されるものでないことは言うま
でもない。
なお、いままでは、アナログ分周器の分周数を棒とする
例について述べてきたが、これを８段カスケードに接続
し、（４戸分周とした場合には、次段のアナログ分周器
２０あるいはプリスケーラ２２に、入力周波数が漏洩し
ないようにＦ波器２１を構成すればよく、この場合にも
適用可能であることは言うまでもない。
例について述べてきたが、これを８段カスケードに接続
し、（４戸分周とした場合には、次段のアナログ分周器
２０あるいはプリスケーラ２２に、入力周波数が漏洩し
ないようにＦ波器２１を構成すればよく、この場合にも
適用可能であることは言うまでもない。
発明の効果
以上のように本発明では、ダイオードあるいはトランジ
スタ等に、コンデンサ、インダクタ等か、らなる帰還回
路を付加したアナログ分周器と、その分周出力から入力
周波数の漏洩を除去するろ波器と、このＦ波器の周波数
応答をループフィルタの出力で可変する手段とを具備し
たＰＬＬ回路構成をとることにより、ＧＨｚ 帯の高
周波領域においても、構成が簡単で、消費電力が少なく
、広帯域にわたって安定に動作する周波数シンセサイザ
が実現でき、その工業的利用価値は非常に大きい臨のが
ある。
スタ等に、コンデンサ、インダクタ等か、らなる帰還回
路を付加したアナログ分周器と、その分周出力から入力
周波数の漏洩を除去するろ波器と、このＦ波器の周波数
応答をループフィルタの出力で可変する手段とを具備し
たＰＬＬ回路構成をとることにより、ＧＨｚ 帯の高
周波領域においても、構成が簡単で、消費電力が少なく
、広帯域にわたって安定に動作する周波数シンセサイザ
が実現でき、その工業的利用価値は非常に大きい臨のが
ある。
第１図は従来の周波数シンセサイザのブロック結線図、
第２図は本発明の一実施例における周波数シンセサイザ
のブロック結線図、第３図は同周波数シンセサイザを構
成するアナログ分周器の第１の実施例を示す回路図、第
４図〜第７図は同周波数シンセサイザを構成するアナロ
グ分周器の他の実施例を示す回路図、第８図は同周波数
シンセサイザを構成するν波器の一実施例を示す回路図
である。 １ｏ・・・・・・電圧制御発振器、１１・・・・・・分
配器、１２・・・・・・ループフィルタ、１３．２２・
・・・・・プリスケーラ、１４・・・・・・位相比較器
、１６・・・・・・プログラマブルデバイダ、１６・・
・・・・基準発振器、１７・・・・・・分周数制御信号
端子、１８・・・・・・出力端子、２ｏ・・・・・・ア
ナログ分周器、２１・・・・・・Ｆ波器、３１，４１゜
５１．６１．７１・・・・・・信号入力端子、３２，４
２゜５２．６２．７２・・・・・・分周出力端子、３３
，４３゜５３ 、６３ 、７３・・・・・・電源端子、
８１，８２・・・・・・必出力端子、８３・・・・・・
ループフィルタ出力印加制御端子、８４〜８６・・・・
・・共振器、８６〜８７・・・・・・アース部分、８８
〜８９・・・・・・可変容量素子、９０・・・・・・開
口結合部、Ｄ３１ 、Ｄ４１ 、Ｄ５１・・・・・・ダ
イオード、ＴＲ５１，ＴＲ７１・・・・・・トランジス
タ、ＬＳＩ 、Ｌ４１ 、Ｌｓｌ 、Ｌｅｌ 、Ｌ７
１・・・・・・インダクタ、Ｌ４２・・・・・・チロ−
クコイル、０３１〜Ｃ３４、Ｃ４１〜Ｃ４４，Ｃ５１〜
Ｃ５４，Ｃ６１〜Ｃｅｓ、Ｃγ１〜０７５ 、Ｃ８１〜
Ｃ８４・・・・・・コンデンサ、Ｒ３１〜Ｒ３３、Ｒ４
３、ｕｓｓ 。 Ｒ６１〜Ｒ６４、Ｒ７１〜Ｒ７４、Ｒａ１〜Ｒ８２・・
・・・・抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１！
４ 図 第６図 第７図
第２図は本発明の一実施例における周波数シンセサイザ
のブロック結線図、第３図は同周波数シンセサイザを構
成するアナログ分周器の第１の実施例を示す回路図、第
４図〜第７図は同周波数シンセサイザを構成するアナロ
グ分周器の他の実施例を示す回路図、第８図は同周波数
シンセサイザを構成するν波器の一実施例を示す回路図
である。 １ｏ・・・・・・電圧制御発振器、１１・・・・・・分
配器、１２・・・・・・ループフィルタ、１３．２２・
・・・・・プリスケーラ、１４・・・・・・位相比較器
、１６・・・・・・プログラマブルデバイダ、１６・・
・・・・基準発振器、１７・・・・・・分周数制御信号
端子、１８・・・・・・出力端子、２ｏ・・・・・・ア
ナログ分周器、２１・・・・・・Ｆ波器、３１，４１゜
５１．６１．７１・・・・・・信号入力端子、３２，４
２゜５２．６２．７２・・・・・・分周出力端子、３３
，４３゜５３ 、６３ 、７３・・・・・・電源端子、
８１，８２・・・・・・必出力端子、８３・・・・・・
ループフィルタ出力印加制御端子、８４〜８６・・・・
・・共振器、８６〜８７・・・・・・アース部分、８８
〜８９・・・・・・可変容量素子、９０・・・・・・開
口結合部、Ｄ３１ 、Ｄ４１ 、Ｄ５１・・・・・・ダ
イオード、ＴＲ５１，ＴＲ７１・・・・・・トランジス
タ、ＬＳＩ 、Ｌ４１ 、Ｌｓｌ 、Ｌｅｌ 、Ｌ７
１・・・・・・インダクタ、Ｌ４２・・・・・・チロ−
クコイル、０３１〜Ｃ３４、Ｃ４１〜Ｃ４４，Ｃ５１〜
Ｃ５４，Ｃ６１〜Ｃｅｓ、Ｃγ１〜０７５ 、Ｃ８１〜
Ｃ８４・・・・・・コンデンサ、Ｒ３１〜Ｒ３３、Ｒ４
３、ｕｓｓ 。 Ｒ６１〜Ｒ６４、Ｒ７１〜Ｒ７４、Ｒａ１〜Ｒ８２・・
・・・・抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１！
４ 図 第６図 第７図
Claims (5)
- （１）入力電圧に対応した周波数を発振する電圧制御発
振器と、前記発振器の出力を分周するアナログ分周器と
、前記アナログ分周器の出力から入力周波数の漏洩を除
去するろ波器と、前記ろ波器の出力を更に分周する分周
器と、前記分周器の出力と高安定な基準発振器からの出
力とを比較し、その位相差に比例した出力を発生する位
相比較器と、前記位相比較器の出力から交流成分を除去
するループフィルタと、前記ループフィルタの出力によ
り、前記ろ波器の周波数応答を可変する手段とを具備す
る周波数シンセサイザ。 - （２）アナログ分周器は、ダイオードと前記ダイオード
に並列に付加されるコンデンサ、インダクタからなる帰
還回路と、前記ダイオードをバイアスするバイアス回路
とを具備することを特徴とする特許請求の範囲第１項記
載の周波数シンセサイザ。 - （３）アナログ分周器は、トランジスタと、前記トラン
ジスタのベース、コレクタ間に付加されるコンデンサ、
インダクタからなる帰還回路と、前記トランジスタをバ
イアスするバイアス回路とを具備することを特徴とする
特許請求の範囲第１項記載の周波数シンセサイザ。 - （４）アナログ分周器は、トランジスタと、前記トラン
ジスタのベース、エミッタ間に付加されるコンデンサ、
インダクタからなる帰還回路と、前記トランジスタをバ
イアスするバイアス回路とを具備することを特徴とする
特許請求の範囲第１項記載の周波数シンセサイザ。 - （５）ろ波器の周波数応答を可変する手段は、バラクタ
ダイオードを用いていることを特徴とする特許請求の範
囲第１項記載の周波数シンセサイザ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15782784A JPS6135625A (ja) | 1984-07-27 | 1984-07-27 | 周波数シンセサイザ |
| US06/709,288 US4638180A (en) | 1984-03-09 | 1985-03-07 | Frequency divider circuits |
| US06/905,262 US4679003A (en) | 1984-03-09 | 1986-09-09 | Frequency divider circuit and frequency synthesizer using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15782784A JPS6135625A (ja) | 1984-07-27 | 1984-07-27 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135625A true JPS6135625A (ja) | 1986-02-20 |
| JPH0479176B2 JPH0479176B2 (ja) | 1992-12-15 |
Family
ID=15658182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15782784A Granted JPS6135625A (ja) | 1984-03-09 | 1984-07-27 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135625A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019239U (ja) * | 1983-07-19 | 1985-02-09 | 株式会社ケンウッド | 発振回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019239B2 (ja) * | 1981-12-18 | 1985-05-15 | 富士通テン株式会社 | ステツピングモ−タの駆動回路 |
-
1984
- 1984-07-27 JP JP15782784A patent/JPS6135625A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019239U (ja) * | 1983-07-19 | 1985-02-09 | 株式会社ケンウッド | 発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479176B2 (ja) | 1992-12-15 |
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