JPH1198892A - パルスモータ駆動装置 - Google Patents
パルスモータ駆動装置Info
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- JPH1198892A JPH1198892A JP25573397A JP25573397A JPH1198892A JP H1198892 A JPH1198892 A JP H1198892A JP 25573397 A JP25573397 A JP 25573397A JP 25573397 A JP25573397 A JP 25573397A JP H1198892 A JPH1198892 A JP H1198892A
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- Japan
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- pulse motor
- control data
- driving
- timing
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Abstract
(57)【要約】
【課題】ＣＰＵがパルスモータの回転動作を制御する際
に、その負荷を低減することができるパルスモータ駆動
装置を提供する。 【解決手段】パルスモータの回転動作を制御するための
制御データを記憶する記憶手段と、この記憶手段に記憶
された制御データに基づき前記記憶手段から前記制御デ
ータを読み出すタイミングを生成するタイミング生成手
段と、このタイミング生成手段で生成されたタイミング
に従って前記記憶手段から前記制御データを読み出すア
ドレスを生成するアドレス生成手段と、このアドレス生
成手段で生成されたアドレスに従って前記記憶手段から
読み出された前記制御データに基づき前記パルスモータ
を駆動する駆動手段とを具備する。
に、その負荷を低減することができるパルスモータ駆動
装置を提供する。 【解決手段】パルスモータの回転動作を制御するための
制御データを記憶する記憶手段と、この記憶手段に記憶
された制御データに基づき前記記憶手段から前記制御デ
ータを読み出すタイミングを生成するタイミング生成手
段と、このタイミング生成手段で生成されたタイミング
に従って前記記憶手段から前記制御データを読み出すア
ドレスを生成するアドレス生成手段と、このアドレス生
成手段で生成されたアドレスに従って前記記憶手段から
読み出された前記制御データに基づき前記パルスモータ
を駆動する駆動手段とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、パルスモータ（ス
テッピングモータ）を駆動するパスルモータ駆動装置
（パタンジェネレータ）に関する。
テッピングモータ）を駆動するパスルモータ駆動装置
（パタンジェネレータ）に関する。
【０００２】
【従来の技術】例えば複写機において、画像読み取りキ
ャリジ、感光体ドラムを駆動するためにパルスモータが
用いられている。パルスモータは、その回転動作を指定
するためのパタンデータにて制御される。このパルスモ
ータの回転速度のスローアップ、スローダウンをおこな
う場合に、パルスモータの回転動作をより詳細な時刻管
理のもとで制御する必要があり、複写機全体の制御を司
るＣＰＵがタイマ割り込みにの度にパルスモータの駆動
回路にアクセスしてパタンデータの設定を変えていた
ャリジ、感光体ドラムを駆動するためにパルスモータが
用いられている。パルスモータは、その回転動作を指定
するためのパタンデータにて制御される。このパルスモ
ータの回転速度のスローアップ、スローダウンをおこな
う場合に、パルスモータの回転動作をより詳細な時刻管
理のもとで制御する必要があり、複写機全体の制御を司
るＣＰＵがタイマ割り込みにの度にパルスモータの駆動
回路にアクセスしてパタンデータの設定を変えていた
【０００３】
【発明が解決しようとする問題点】複写機全体の制御を
司るＣＰＵは、このようなパルスモータの回転制御以外
にも例えば、画像入力、画像出力のための各部の動きを
制御したり、入力された画像の画像処理を行ったりとい
った様々な制御を行う必要がある。しかし、複数のパル
スモータを制御する場合、あるいは他のタスクをおこな
いながらパルスモータを制御する場合、特に、パルスモ
ータの回転速度を徐徐に速くしたり遅くしたり（スロー
アップ、スローダウン）といった細かい制御を行うと
き、ＣＰＵの負荷が重くなり正常な制御ができなくなる
という問題があった。そこで、本発明は、ＣＰＵがパル
スモータの回転動作を制御する際に、その負荷を低減す
ることができるパルスモータ駆動装置を提供することを
目的とする。
司るＣＰＵは、このようなパルスモータの回転制御以外
にも例えば、画像入力、画像出力のための各部の動きを
制御したり、入力された画像の画像処理を行ったりとい
った様々な制御を行う必要がある。しかし、複数のパル
スモータを制御する場合、あるいは他のタスクをおこな
いながらパルスモータを制御する場合、特に、パルスモ
ータの回転速度を徐徐に速くしたり遅くしたり（スロー
アップ、スローダウン）といった細かい制御を行うと
き、ＣＰＵの負荷が重くなり正常な制御ができなくなる
という問題があった。そこで、本発明は、ＣＰＵがパル
スモータの回転動作を制御する際に、その負荷を低減す
ることができるパルスモータ駆動装置を提供することを
目的とする。
【０００４】
【課題を解決するための手段】本発明のパルスモータ駆
動装置（請求項１）は、パルスモータの回転動作を制御
するための制御データを記憶する記憶手段と、この記憶
手段に記憶された制御データに基づき前記パルスモータ
を駆動する駆動手段と、を具備したことにより、ＣＰＵ
がパルスモータの回転動作を制御する際に、その負荷を
低減することができる。
動装置（請求項１）は、パルスモータの回転動作を制御
するための制御データを記憶する記憶手段と、この記憶
手段に記憶された制御データに基づき前記パルスモータ
を駆動する駆動手段と、を具備したことにより、ＣＰＵ
がパルスモータの回転動作を制御する際に、その負荷を
低減することができる。
【０００５】また、本発明のパルスモータ駆動装置（請
求項２）は、パルスモータの回転動作を制御するための
制御データを記憶する記憶手段と、この記憶手段に記憶
された制御データに基づき前記記憶手段から前記制御デ
ータを読み出すタイミングを生成するタイミング生成手
段と、このタイミング生成手段で生成されたタイミング
に従って前記記憶手段から読み出された制御データに基
づき前記パルスモータを駆動する駆動手段と、を具備し
たことにより、ＣＰＵがパルスモータの回転動作を制御
する際に、その負荷を低減することができる。
求項２）は、パルスモータの回転動作を制御するための
制御データを記憶する記憶手段と、この記憶手段に記憶
された制御データに基づき前記記憶手段から前記制御デ
ータを読み出すタイミングを生成するタイミング生成手
段と、このタイミング生成手段で生成されたタイミング
に従って前記記憶手段から読み出された制御データに基
づき前記パルスモータを駆動する駆動手段と、を具備し
たことにより、ＣＰＵがパルスモータの回転動作を制御
する際に、その負荷を低減することができる。
【０００６】また、本発明のパルスモータ駆動装置（請
求項３）は、パルスモータの回転動作を制御するための
制御データを記憶する記憶手段と、この記憶手段に記憶
された制御データに基づき前記記憶手段から前記制御デ
ータを読み出すタイミングを生成するタイミング生成手
段と、このタイミング生成手段で生成されたタイミング
に従って前記記憶手段から前記制御データを読み出すア
ドレスを生成するアドレス生成手段と、このアドレス生
成手段で生成されたアドレスに従って前記記憶手段から
読み出された前記制御データに基づき前記パルスモータ
を駆動する駆動手段と、を具備したことにより、ＣＰＵ
がパルスモータの回転動作を制御する際に、その負荷を
低減することができる。
求項３）は、パルスモータの回転動作を制御するための
制御データを記憶する記憶手段と、この記憶手段に記憶
された制御データに基づき前記記憶手段から前記制御デ
ータを読み出すタイミングを生成するタイミング生成手
段と、このタイミング生成手段で生成されたタイミング
に従って前記記憶手段から前記制御データを読み出すア
ドレスを生成するアドレス生成手段と、このアドレス生
成手段で生成されたアドレスに従って前記記憶手段から
読み出された前記制御データに基づき前記パルスモータ
を駆動する駆動手段と、を具備したことにより、ＣＰＵ
がパルスモータの回転動作を制御する際に、その負荷を
低減することができる。
【０００７】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。図１は、本実施形態にかかる
パルスモータ駆動装置の構成例を示したもので、このパ
ルスモータ駆動回路は、例えば複写機等の本体に内蔵さ
れているＣＰＵからアクセスされてパルスモータを駆動
するものである。
図面を参照して説明する。図１は、本実施形態にかかる
パルスモータ駆動装置の構成例を示したもので、このパ
ルスモータ駆動回路は、例えば複写機等の本体に内蔵さ
れているＣＰＵからアクセスされてパルスモータを駆動
するものである。
【０００８】図１において、ＣＰＵインタフェース１
は、ＣＰＵ（図示せず）と本パルスモータ駆動装置とを
接続して、その間のデータ、信号の送受信のインタフェ
ースを司るものである。
は、ＣＰＵ（図示せず）と本パルスモータ駆動装置とを
接続して、その間のデータ、信号の送受信のインタフェ
ースを司るものである。
【０００９】ＣＰＵはＣＰＵインタフェース１を通じて
２ポートＲＡＭ２に図２に示すような制御データを送
る。図２に２ポートＲＡＭに記録される制御データ中の
モータ制御データとタイマ制御データのビット割付の例
を示す。ここでは、例えば、２相パルスモータを駆動す
る場合を示す。
２ポートＲＡＭ２に図２に示すような制御データを送
る。図２に２ポートＲＡＭに記録される制御データ中の
モータ制御データとタイマ制御データのビット割付の例
を示す。ここでは、例えば、２相パルスモータを駆動す
る場合を示す。
【００１０】モータ制御データ中のパタンデータは、パ
ルスモータの励磁する相を示したもので、２相パルスモ
ータの場合は４ビット、５相パルスモータの場合は５ビ
ットが最低必要である。オン／オフ制御フラグは励磁状
態を固定することにより制止トルクを発生するかしない
かの制御フラグである。
ルスモータの励磁する相を示したもので、２相パルスモ
ータの場合は４ビット、５相パルスモータの場合は５ビ
ットが最低必要である。オン／オフ制御フラグは励磁状
態を固定することにより制止トルクを発生するかしない
かの制御フラグである。
【００１１】タイマ制御データは、主にタイマカウンタ
３へタイマ値を設定するために用いられるものである。
２ポートＲＡＭ２はＡポートとＢポートとがあり、Ａポ
ートはＣＰＵインタフェース１との間のアクセス用に割
り当てられ、Ｂポートは、本パルスモータ駆動装置内の
各部とのアクセス用に割り当てられている。ＣＰＵから
送られてきた制御データは、Ｂポートから入力され、２
ポートＲＡＭ２に記憶される。
３へタイマ値を設定するために用いられるものである。
２ポートＲＡＭ２はＡポートとＢポートとがあり、Ａポ
ートはＣＰＵインタフェース１との間のアクセス用に割
り当てられ、Ｂポートは、本パルスモータ駆動装置内の
各部とのアクセス用に割り当てられている。ＣＰＵから
送られてきた制御データは、Ｂポートから入力され、２
ポートＲＡＭ２に記憶される。
【００１２】ＣＰＵからイネーブル信号続いてクリア信
号が出されると、タイマカウンタ３とリードアドレスカ
ウンタ４の出力は「０」にクリアされる。したがって２
ポートＲＡＭ２のＢポート出力は「０」番地の値であ
り、クリア信号がノットクリア状態に戻る際にタイマカ
ウンタ３の初期値ロードがかかるため２ポートＲＡＭ２
のＢポート出力（「０」番地の値）がタイマカウンタに
セットされる。
号が出されると、タイマカウンタ３とリードアドレスカ
ウンタ４の出力は「０」にクリアされる。したがって２
ポートＲＡＭ２のＢポート出力は「０」番地の値であ
り、クリア信号がノットクリア状態に戻る際にタイマカ
ウンタ３の初期値ロードがかかるため２ポートＲＡＭ２
のＢポート出力（「０」番地の値）がタイマカウンタに
セットされる。
【００１３】ＣＰＵからクリア信号が出されるとタイマ
カウンタ３とリードアドレスカウンタ４のカウントが開
始される。すなわち、ロードされたタイマ値が基準クロ
ック発振回路７の発生するクロック信号に同期してカウ
ントダウンされ「０」になるとキャリアウト信号が出て
リードアドレスカウンタ４がカウントし、次のリードア
ドレスを発生する。
カウンタ３とリードアドレスカウンタ４のカウントが開
始される。すなわち、ロードされたタイマ値が基準クロ
ック発振回路７の発生するクロック信号に同期してカウ
ントダウンされ「０」になるとキャリアウト信号が出て
リードアドレスカウンタ４がカウントし、次のリードア
ドレスを発生する。
【００１４】このリードアドレスが２ポートＲＡＭ２の
Ｂポートアドレスに設定され次の制御データがＢポート
データとして読み出され、そのうちのモータ制御データ
がモータドライブ回路５の前段に接続されたラッチ回路
（フリップフロップ回路）８に入力され、タイマ制御デ
ータがタイマカウンタ３に書き込まれる。
Ｂポートアドレスに設定され次の制御データがＢポート
データとして読み出され、そのうちのモータ制御データ
がモータドライブ回路５の前段に接続されたラッチ回路
（フリップフロップ回路）８に入力され、タイマ制御デ
ータがタイマカウンタ３に書き込まれる。
【００１５】このラッチ回路８に入力されたモータ制御
データは、このとき同時にタイマカウンタ３に書き込ま
れたタイマ制御データに基づきタイマカウンタ３から出
力されるキャリアアウト信号の入力に同期してモータド
ライブ回路５に入力され、パルスモータ６の励磁する相
を変化させる。
データは、このとき同時にタイマカウンタ３に書き込ま
れたタイマ制御データに基づきタイマカウンタ３から出
力されるキャリアアウト信号の入力に同期してモータド
ライブ回路５に入力され、パルスモータ６の励磁する相
を変化させる。
【００１６】タイマカウンタ３はアップカウンタでもよ
く、その場合はタイマ値は２の補数表現で用いることに
よりダウンカウンタと同じ結果が得られる。リードアド
レスカウンタ４は、ＣＰＵにて設定される方向フラグに
応じてタイマカウンタ３から出力されるキャリアウト信
号をカウントアップまたはカウントダウンする。すなわ
ち、方向フラグによりリードアドレスのカウント方向を
変えることにより、パスルモータ６の回転方向を変える
こともできる。カウントした結果はリードアドレスとし
て２ポートＲＡＭ２のＢポート側のリードアドレスに入
力される。
く、その場合はタイマ値は２の補数表現で用いることに
よりダウンカウンタと同じ結果が得られる。リードアド
レスカウンタ４は、ＣＰＵにて設定される方向フラグに
応じてタイマカウンタ３から出力されるキャリアウト信
号をカウントアップまたはカウントダウンする。すなわ
ち、方向フラグによりリードアドレスのカウント方向を
変えることにより、パスルモータ６の回転方向を変える
こともできる。カウントした結果はリードアドレスとし
て２ポートＲＡＭ２のＢポート側のリードアドレスに入
力される。
【００１７】リードアドレスカウンタ４のアドレス出力
端子は、ＣＰＵインタフェース１にそ直接接続されてい
て、ＣＰＵは、リードアドレスカウンタ４の出力をＣＰ
Ｕインタフェース回路１を通じて任意の（タイミング
で）読み取ることにより、パルスモータへ印加した相デ
ータの数を知ることができるようになっている。すなわ
ち、ＣＰＵは、パルスモータの回転位置を必要に応じて
監視することができる。
端子は、ＣＰＵインタフェース１にそ直接接続されてい
て、ＣＰＵは、リードアドレスカウンタ４の出力をＣＰ
Ｕインタフェース回路１を通じて任意の（タイミング
で）読み取ることにより、パルスモータへ印加した相デ
ータの数を知ることができるようになっている。すなわ
ち、ＣＰＵは、パルスモータの回転位置を必要に応じて
監視することができる。
【００１８】図２に示すように、タイマ制御データには
ＣＰＵ割り込みフラグが含まれている。２ポートＲＡＭ
２から制御データが読み出す時に、その制御データ中の
ＣＰＵ割り込みフラグのみをＣＰＵインタフェース１を
介してＣＰＵに通知するようになっている。
ＣＰＵ割り込みフラグが含まれている。２ポートＲＡＭ
２から制御データが読み出す時に、その制御データ中の
ＣＰＵ割り込みフラグのみをＣＰＵインタフェース１を
介してＣＰＵに通知するようになっている。
【００１９】ＣＰＵ割り込みフラグにて、ＣＰＵへの割
り込みがなされると、ＣＰＵ割り込みプログラムにより
次の２つの動作が指定できる。１つは、方向プラグの設
定を変えるプログラムであり、リードアドレスカウンタ
４でのキャリアアウト信号のカウント方向を変えること
により、モータを逆順に制御する。
り込みがなされると、ＣＰＵ割り込みプログラムにより
次の２つの動作が指定できる。１つは、方向プラグの設
定を変えるプログラムであり、リードアドレスカウンタ
４でのキャリアアウト信号のカウント方向を変えること
により、モータを逆順に制御する。
【００２０】もうひとつは、モータ制御ステップが大き
くて一度に２ポートＲＡＭ２に入りきらないほど制御デ
ータが膨大にある場合に用いられる方法である。タイマ
カウンタ３が「０」になる前に２ポートＲＡＭ２に入り
きらなかった制御データの残りを２ポートＲＡＭ２にセ
ットすることでパルスモータ６の動作を中断することな
く継続する。
くて一度に２ポートＲＡＭ２に入りきらないほど制御デ
ータが膨大にある場合に用いられる方法である。タイマ
カウンタ３が「０」になる前に２ポートＲＡＭ２に入り
きらなかった制御データの残りを２ポートＲＡＭ２にセ
ットすることでパルスモータ６の動作を中断することな
く継続する。
【００２１】モータドライブ回路５はモータ制御データ
に応じて、パルスモータの駆動電流を制御し、励磁する
相を変化させる。モータ制御データは、２ポートＲＡＭ
２のリードアドレスが安定したタイミングまでディレイ
を掛けたタイマカウンタ３のキャリアウト信号に同期し
てラッチされる。
に応じて、パルスモータの駆動電流を制御し、励磁する
相を変化させる。モータ制御データは、２ポートＲＡＭ
２のリードアドレスが安定したタイミングまでディレイ
を掛けたタイマカウンタ３のキャリアウト信号に同期し
てラッチされる。
【００２２】図３は、１−２相励磁駆動方式のパルスモ
ータ６を駆動する時に用いる一連の制御データを格納す
る２ポートＲＡＭ２のメモリマップの一例を示す。基準
クロック発振回路７で発生される基準クロックが例えば
２４０ｋＨｚとする。
ータ６を駆動する時に用いる一連の制御データを格納す
る２ポートＲＡＭ２のメモリマップの一例を示す。基準
クロック発振回路７で発生される基準クロックが例えば
２４０ｋＨｚとする。
【００２３】０．４秒で５００ＰＰＳ（Ｐｕｌｓｅ Ｐ
ｅｒ Ｓｅｃｏｎｄ）から２５００ＰＰＳまでスローア
ップ後、９９２１ステップ（６００ライン／インチの精
度で位置決めをおこなう場合４２０ｍｍの長さに相当す
る）間、２５００ＰＰＳで定速駆動し、その後０．４秒
かけて２５００ＰＰＳから５００ＰＰＳまでスローダウ
ンし、ＣＰＵに割り込みをかける例である。
ｅｒ Ｓｅｃｏｎｄ）から２５００ＰＰＳまでスローア
ップ後、９９２１ステップ（６００ライン／インチの精
度で位置決めをおこなう場合４２０ｍｍの長さに相当す
る）間、２５００ＰＰＳで定速駆動し、その後０．４秒
かけて２５００ＰＰＳから５００ＰＰＳまでスローダウ
ンし、ＣＰＵに割り込みをかける例である。
【００２４】図８は、図３に示した制御データにて実際
にパスルモータ６を駆動した場合の速度変化を時間経過
に沿って示したグラフである。図８において、実ＰＰＳ
とは、実測値で、目標ＰＰＳとは理論値である。また、
タイマ値とは、論理的には基準クロックが２４０ＫＨｚ
であるので、４．１６７μｓ（１／２４０ＫＨｚ）×
（制御データ中のタイマ値）から求められる値である。
にパスルモータ６を駆動した場合の速度変化を時間経過
に沿って示したグラフである。図８において、実ＰＰＳ
とは、実測値で、目標ＰＰＳとは理論値である。また、
タイマ値とは、論理的には基準クロックが２４０ＫＨｚ
であるので、４．１６７μｓ（１／２４０ＫＨｚ）×
（制御データ中のタイマ値）から求められる値である。
【００２５】図９は、加速期間（図８のＧ１）における
速度変化をより詳細に示したグラフである。実ＰＰＳが
階段状になっているのは基準クロック（＝２４０ｋＨ
ｚ）による計時のための離散化誤差である。離散化誤差
とは、基準クロックによる計時のために実加速の終了と
理論加速の終了に発生する誤差で、基準クロックの周波
数を上げ、カウントの桁数を増やすことにより、この誤
差は小さくなる。
速度変化をより詳細に示したグラフである。実ＰＰＳが
階段状になっているのは基準クロック（＝２４０ｋＨ
ｚ）による計時のための離散化誤差である。離散化誤差
とは、基準クロックによる計時のために実加速の終了と
理論加速の終了に発生する誤差で、基準クロックの周波
数を上げ、カウントの桁数を増やすことにより、この誤
差は小さくなる。
【００２６】ここで、２相パルスモータの駆動方式につ
いて、図４、図５を参照して説明する。２相パルスモー
タでは４つの巻き線グループがありそれぞれの巻き線が
９０°の位相差があり、４つの相の通電のオン／オフを
順次おこなうことによりモータが回転する。
いて、図４、図５を参照して説明する。２相パルスモー
タでは４つの巻き線グループがありそれぞれの巻き線が
９０°の位相差があり、４つの相の通電のオン／オフを
順次おこなうことによりモータが回転する。
【００２７】オン／オフの仕方で１相励磁駆動方式と１
−２相励磁駆動方式およびマイクロステップ駆動方式が
ある。図４を参照して１相励磁駆動方式の場合について
説明する。まず、ステータコアＡに巻き付けられたコイ
ルＬＡにロータのＮ極が引きつけられるように電流を流
す（図４（ａ）参照）。次に、図示されていないがステ
ータコアＢに巻き付けられたコイルＬＢに電流を流して
ロータのＮ極を引きつける。このとき、コイルＬＡの電
流は切っておく（図４（ｂ）参照）。次に、同じく図示
されていないステータコアＣに巻き付けられたコイルＬ
Ｃに電流を流してロータのＮ極を引きつける。このと
き、コイルＬＢの電流は切っておく（図４（ｃ）参
照）。次に同じく図示されていないステータコアＤに巻
き付けられたコイルＬＤに電流を流してロータのＮ極を
引きつける。このとき、コイルＬＣの電流は切っておく
（図４（ｄ）参照）。
−２相励磁駆動方式およびマイクロステップ駆動方式が
ある。図４を参照して１相励磁駆動方式の場合について
説明する。まず、ステータコアＡに巻き付けられたコイ
ルＬＡにロータのＮ極が引きつけられるように電流を流
す（図４（ａ）参照）。次に、図示されていないがステ
ータコアＢに巻き付けられたコイルＬＢに電流を流して
ロータのＮ極を引きつける。このとき、コイルＬＡの電
流は切っておく（図４（ｂ）参照）。次に、同じく図示
されていないステータコアＣに巻き付けられたコイルＬ
Ｃに電流を流してロータのＮ極を引きつける。このと
き、コイルＬＢの電流は切っておく（図４（ｃ）参
照）。次に同じく図示されていないステータコアＤに巻
き付けられたコイルＬＤに電流を流してロータのＮ極を
引きつける。このとき、コイルＬＣの電流は切っておく
（図４（ｄ）参照）。
【００２８】このようにしてコイルＬＡ→ＬＢ→ＬＣ→
ＬＤ→ＬＡの順に電流を流すことによりロータが回転す
る。図５を参照して１−２相励磁駆動方式の場合につい
て説明する。まず、ステータコアＡに巻き付けられたコ
イルＬＡにロータのＮ極が引きつけられるように電流を
流す（図５（ａ）参照）。次に、図示されていないがス
テータコアＢに巻き付けられたコイルＬＢに電流を流す
とロータのＮ極はＡとＢの中間に向く（図５（ｂ）参
照）。次に、コイルＬＡの電流を切るとロータのＮ極は
ステータコアＢに引きつけられる（図５（ｃ）参照）。
ＬＤ→ＬＡの順に電流を流すことによりロータが回転す
る。図５を参照して１−２相励磁駆動方式の場合につい
て説明する。まず、ステータコアＡに巻き付けられたコ
イルＬＡにロータのＮ極が引きつけられるように電流を
流す（図５（ａ）参照）。次に、図示されていないがス
テータコアＢに巻き付けられたコイルＬＢに電流を流す
とロータのＮ極はＡとＢの中間に向く（図５（ｂ）参
照）。次に、コイルＬＡの電流を切るとロータのＮ極は
ステータコアＢに引きつけられる（図５（ｃ）参照）。
【００２９】次に、図示されていないがステータコアＣ
に巻き付けられたコイルＬＣに電流を流すとロータのＮ
極はステータコアＢとＣの中間に向く（図５（ｄ）参
照）。次に、コイルＬＢの電流を切るとロータのＮ極は
ステータコアＣに引きつけられる（図５（ｅ）参照）。
次に、図示されていないがステータコアＤに巻き付けら
れたコイルＬＣに電流を流すとロータのＮ極はステータ
コアＣとＤの中間に向く（図５（ｆ）参照）。
に巻き付けられたコイルＬＣに電流を流すとロータのＮ
極はステータコアＢとＣの中間に向く（図５（ｄ）参
照）。次に、コイルＬＢの電流を切るとロータのＮ極は
ステータコアＣに引きつけられる（図５（ｅ）参照）。
次に、図示されていないがステータコアＤに巻き付けら
れたコイルＬＣに電流を流すとロータのＮ極はステータ
コアＣとＤの中間に向く（図５（ｆ）参照）。
【００３０】次に、コイルＬＣの電流を切るとロータの
Ｎ極はステータコアＤに引きつけられる（図５（ｇ）参
照）。次に、ステータコアＡに巻き付けられたコイルＬ
Ａに電流を流すとロータのＮ極はステータコアＤとＡの
中間に向く（図５（ｈ）参照）。次に、コイルＬＤの電
流を切るとロータのＮ極はステータコアＡに引きつけら
れる（図５（ａ）参照）。
Ｎ極はステータコアＤに引きつけられる（図５（ｇ）参
照）。次に、ステータコアＡに巻き付けられたコイルＬ
Ａに電流を流すとロータのＮ極はステータコアＤとＡの
中間に向く（図５（ｈ）参照）。次に、コイルＬＤの電
流を切るとロータのＮ極はステータコアＡに引きつけら
れる（図５（ａ）参照）。
【００３１】このようにして、コイルＬＡ→ＬＡおよび
ＬＢ→ＬＢ→ＬＢおよびＬＣ→ＬＣ→ＬＣおよびＬＤ→
ＬＤ→ＬＤおよびＬＡの順に電流を流すことによりロー
タが回転する。
ＬＢ→ＬＢ→ＬＢおよびＬＣ→ＬＣ→ＬＣおよびＬＤ→
ＬＤ→ＬＤおよびＬＡの順に電流を流すことによりロー
タが回転する。
【００３２】以上説明したように、ＣＰＵは、２ポート
ＲＡＭ２に予め制御データを書き込んでおけば、この２
ポートＲＡＭ２に書き込まれた制御データに基づきパル
スモータ６を回転させるためのパターンを発生させる動
作の開始をタイマカウンタ３、リードアドレスカウンタ
４に指示するだけで、パルスモータ６の回転速度を詳細
に制御する必要がある場合もいちいちＣＰＵがモータド
ライブ回路５にアクセスして速度調整を行う必要がなく
なる。すなわち、パスルモータ６の回転制御のためのＣ
ＰＵによるアクセス（タイマ制御、パターンの設定等）
の回数が著しく減少できる。
ＲＡＭ２に予め制御データを書き込んでおけば、この２
ポートＲＡＭ２に書き込まれた制御データに基づきパル
スモータ６を回転させるためのパターンを発生させる動
作の開始をタイマカウンタ３、リードアドレスカウンタ
４に指示するだけで、パルスモータ６の回転速度を詳細
に制御する必要がある場合もいちいちＣＰＵがモータド
ライブ回路５にアクセスして速度調整を行う必要がなく
なる。すなわち、パスルモータ６の回転制御のためのＣ
ＰＵによるアクセス（タイマ制御、パターンの設定等）
の回数が著しく減少できる。
【００３３】図１に示したパルスモータ駆動回路の構成
では、ＣＰＵが制御データを書き込むメモリが２ポート
ＲＡＭ２で構成されていた。この場合、同じアドレスに
ＡポートとＢポートの両方が同時にアクセスできる。す
なわち、ＣＰＵが制御データを書き込むと同時にリード
アドレスカウンタ４から出力されたアドレスから制御デ
ータを読み出すことが同時に行える。
では、ＣＰＵが制御データを書き込むメモリが２ポート
ＲＡＭ２で構成されていた。この場合、同じアドレスに
ＡポートとＢポートの両方が同時にアクセスできる。す
なわち、ＣＰＵが制御データを書き込むと同時にリード
アドレスカウンタ４から出力されたアドレスから制御デ
ータを読み出すことが同時に行える。
【００３４】図１の２ポートＲＡＭ２は、例えば、図６
に示すような同じアドレスにリード、ライトが同時に行
えない、一般的なＲＡＭ２１に置き換えてもよい。この
場合、ＣＰＵによりアクセスするアドレスとリードアド
レスカウンタ４からのアドレスが競合しないようにアド
レス入力時とデータ出力時にセレクタ２２、２３を設け
ている。セレクタ２２、２３の選択信号はＣＰＵから設
定する。
に示すような同じアドレスにリード、ライトが同時に行
えない、一般的なＲＡＭ２１に置き換えてもよい。この
場合、ＣＰＵによりアクセスするアドレスとリードアド
レスカウンタ４からのアドレスが競合しないようにアド
レス入力時とデータ出力時にセレクタ２２、２３を設け
ている。セレクタ２２、２３の選択信号はＣＰＵから設
定する。
【００３５】さらに、ＣＰＵが書き込まれた制御データ
を再びＣＰＵにて読み出す必要がない場合には、図１の
２ポートＲＡＭ２をフレームメモリ３１に置き換えても
よい。図７に示す構成では、そのままでは、フィールド
ＲＡＭ３１に書き込まれた制御データをＣＰＵが読み出
せないという欠点がある。
を再びＣＰＵにて読み出す必要がない場合には、図１の
２ポートＲＡＭ２をフレームメモリ３１に置き換えても
よい。図７に示す構成では、そのままでは、フィールド
ＲＡＭ３１に書き込まれた制御データをＣＰＵが読み出
せないという欠点がある。
【００３６】以上説明したように、上記実施形態によれ
ば、パルスモータ６の回転動作を制御するための制御デ
ータ（モータ制御データ、タイマ制御データ）を記憶す
るメモリ（２ポートＲＡＭ２あるいはＲＡＭ２１あるい
はフレームメモリ３１）と、このメモリに記憶された制
御データ（タイマ制御データ）に基づきこのメモリから
制御データを読み出すタイミングを生成するタイマカウ
ンタ３と、このたいまカウンタ３で生成されたタイミン
グに従って２ポートメモリ２あるいはＲＡＭ２１あるい
はフレームメモリ３１から制御データを読み出すアドレ
スを生成するリードアドレスカウンタ４と、このリード
アドレスカウンタ４で生成されたアドレスに従ってメモ
リから読み出された制御データに基づきパルスモータ６
を駆動する駆動回路（ラッチ回路８、モータドライブ回
路５）とを具備することにより、パルスモータの回転動
作を制御する際のＣＰＵの負荷を低減することができ
る。
ば、パルスモータ６の回転動作を制御するための制御デ
ータ（モータ制御データ、タイマ制御データ）を記憶す
るメモリ（２ポートＲＡＭ２あるいはＲＡＭ２１あるい
はフレームメモリ３１）と、このメモリに記憶された制
御データ（タイマ制御データ）に基づきこのメモリから
制御データを読み出すタイミングを生成するタイマカウ
ンタ３と、このたいまカウンタ３で生成されたタイミン
グに従って２ポートメモリ２あるいはＲＡＭ２１あるい
はフレームメモリ３１から制御データを読み出すアドレ
スを生成するリードアドレスカウンタ４と、このリード
アドレスカウンタ４で生成されたアドレスに従ってメモ
リから読み出された制御データに基づきパルスモータ６
を駆動する駆動回路（ラッチ回路８、モータドライブ回
路５）とを具備することにより、パルスモータの回転動
作を制御する際のＣＰＵの負荷を低減することができ
る。
【００３７】パルスモータの回転動作は、２ポートメモ
リ２あるいはＲＡＭ２１あるいはフレームメモリ３１に
書き込まれる制御データ（パタンデータ、タイマ値）は
任意のものでよく、また、この制御データを必要に応じ
て書き換えることもできるので、より柔軟にパルスモー
タの回転制御を行うことができる。
リ２あるいはＲＡＭ２１あるいはフレームメモリ３１に
書き込まれる制御データ（パタンデータ、タイマ値）は
任意のものでよく、また、この制御データを必要に応じ
て書き換えることもできるので、より柔軟にパルスモー
タの回転制御を行うことができる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵがパルスモータの回転動作を制御する際に、その
負荷を低減することができる。
ＣＰＵがパルスモータの回転動作を制御する際に、その
負荷を低減することができる。
【図１】本発明の実施形態にかかる２ポートＲＡＭを使
用した場合のパルスモータ駆動装置の構成例を示した
図。
用した場合のパルスモータ駆動装置の構成例を示した
図。
【図２】制御データ中のパタンデータとタイマ制御デー
タのビット割付の一例を示した図。
タのビット割付の一例を示した図。
【図３】制御データを記憶する２ポートＲＡＭのメモリ
マップの一例を示した図。
マップの一例を示した図。
【図４】２相パルスモータの１相励磁駆動方式について
説明するための図。
説明するための図。
【図５】２相パルスモータの１−２相励磁駆動方式につ
いて説明するための図。
いて説明するための図。
【図６】ＲＡＭを使用した場合のパルスモータ駆動装置
の構成例を示した図。
の構成例を示した図。
【図７】フレームメモリを使用した場合のパルスモータ
駆動装置の構成例を示した図。
駆動装置の構成例を示した図。
【図８】図３に示した制御データにて実際にパスルモー
タを駆動した場合の速度変化を時間経過に沿って示した
図。
タを駆動した場合の速度変化を時間経過に沿って示した
図。
【図９】図８の加速期間における速度変化をより詳細に
示した図。
示した図。
１…ＣＰＵインタフェース ２…ポートＲＡＭ ３…タイマカウンタ ４…リードアドレスカウンタ ５…モータドライブ回路 ６…パルスモータ ７…基準クロック発振回路 ８…ラッチ回路 ２１…ＲＡＭ ３１…フレームメモリ
Claims (12)
- 【請求項１】 パルスモータの回転動作を制御するため
の制御データを記憶する記憶手段と、 この記憶手段に記憶された制御データに基づき前記パル
スモータを駆動する駆動手段と、 を具備したことを特徴とするパルスモータ駆動装置。 - 【請求項２】 パルスモータの回転動作を制御するため
の制御データを記憶する記憶手段と、 この記憶手段に記憶された制御データに基づき前記記憶
手段から前記制御データを読み出すタイミングを生成す
るタイミング生成手段と、 このタイミング生成手段で生成されたタイミングに従っ
て前記記憶手段から読み出された制御データに基づき前
記パルスモータを駆動する駆動手段と、 を具備したことを特徴とするパルスモータ駆動装置。 - 【請求項３】 パルスモータの回転動作を制御するため
の制御データを記憶する記憶手段と、 この記憶手段に記憶された制御データに基づき前記記憶
手段から前記制御データを読み出すタイミングを生成す
るタイミング生成手段と、 このタイミング生成手段で生成されたタイミングに従っ
て前記記憶手段から前記制御データを読み出すアドレス
を生成するアドレス生成手段と、 このアドレス生成手段で生成されたアドレスに従って前
記記憶手段から読み出された前記制御データに基づき前
記パルスモータを駆動する駆動手段と、 を具備したことを特徴とするパルスモータ駆動装置。 - 【請求項４】 前記制御データには、前記駆動手段でパ
ルスモータを駆動する際に用いる前記パルスモータの動
作を指定するパターンデータと、前記タイミング生成手
段で前記制御データの読み出しタイミング生成するため
に用いるタイマデータを含むことを特徴とする請求項２
または３記載のパルスモータ駆動装置。 - 【請求項５】 前記制御データは、外部ＣＰＵから前記
記憶手段に書き込まれることを特徴とする請求項１〜３
のいずれか１つに記載のパルスモータ駆動装置。 - 【請求項６】 前記駆動手段は、外部ＣＰＵから指示さ
れて動作を開始することを特徴とする請求項１記載のパ
ルスモータ駆動装置。 - 【請求項７】 前記タイミング生成手段および前記駆動
手段は、外部ＣＰＵから指示されて動作を開始すること
を特徴とする請求項２記載のパルスモータ駆動装置。 - 【請求項８】 前記タイミング生成手段および前記アド
レス生成手段は、外部ＣＰＵから指示されて動作を開始
することを特徴とする請求項３記載のパルスモータ駆動
装置。 - 【請求項９】 前記アドレス生成手段は、外部ＣＰＵか
ら指示された順序方向に従ってアドレスを生成すること
を特徴とする請求項３記載のパルスモータ駆動装置。 - 【請求項１０】 前記記憶手段は、２ポートＲＡＭで構
成されていることを特徴とする請求項１〜３のいずれか
１つ記載のパルスモータ駆動装置。 - 【請求項１１】 前記記憶手段は、ＲＡＭで構成されて
いることを特徴とする請求項１〜３のいずれか１つ記載
のパルスモータ駆動装置。 - 【請求項１２】 前記記憶手段は、フレームメモリで構
成されていることを特徴とする請求項１〜３のいずれか
１つに記載のパルスモータ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25573397A JPH1198892A (ja) | 1997-09-19 | 1997-09-19 | パルスモータ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25573397A JPH1198892A (ja) | 1997-09-19 | 1997-09-19 | パルスモータ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1198892A true JPH1198892A (ja) | 1999-04-09 |
Family
ID=17282883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25573397A Pending JPH1198892A (ja) | 1997-09-19 | 1997-09-19 | パルスモータ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1198892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010181897A (ja) * | 2010-03-08 | 2010-08-19 | Seiko Epson Corp | 光量制御装置およびプロジェクタ |
-
1997
- 1997-09-19 JP JP25573397A patent/JPH1198892A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010181897A (ja) * | 2010-03-08 | 2010-08-19 | Seiko Epson Corp | 光量制御装置およびプロジェクタ |
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