JPH1187335A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1187335A JPH1187335A JP23964397A JP23964397A JPH1187335A JP H1187335 A JPH1187335 A JP H1187335A JP 23964397 A JP23964397 A JP 23964397A JP 23964397 A JP23964397 A JP 23964397A JP H1187335 A JPH1187335 A JP H1187335A
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Abstract
(57)【要約】
【課題】 パターンエッジ部分の応力を緩和させ、信頼
性、動作特性の向上に寄与することができる半導体装置
の製造方法を提供する。 【解決手段】 半導体基板１上にパッド酸化膜２を形成
し、周辺部の厚さが薄い窒化膜８を形成する。窒化膜８
をマスクとしてフィールド酸化すると、パターンエッジ
部分にかかる応力を緩和させることができる。
性、動作特性の向上に寄与することができる半導体装置
の製造方法を提供する。 【解決手段】 半導体基板１上にパッド酸化膜２を形成
し、周辺部の厚さが薄い窒化膜８を形成する。窒化膜８
をマスクとしてフィールド酸化すると、パターンエッジ
部分にかかる応力を緩和させることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に素子分離領域の形成方法に特徴を有
する半導体装置の製造方法に関する。
造方法に関し、特に素子分離領域の形成方法に特徴を有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のＳｉを主成分とする半導体装置で
は、主にＬＯＣＯＳ（Local Oxidation of Silicon：選
択酸化）分離法によって素子間の分離を行っていた。
は、主にＬＯＣＯＳ（Local Oxidation of Silicon：選
択酸化）分離法によって素子間の分離を行っていた。
【０００３】このＬＯＣＯＳ分離法では、まず、図２
（ａ）に示すように、Ｓｉ基板ｘ１上にパッド酸化膜ｘ
２を形成し、この上に耐酸化膜として、例えば窒化膜ｘ
３を形成する。次に、図２（ｂ）に示すように、レジス
トパターンｘ４を形成し、レジストパターンｘ４が形成
されていない領域のパッド酸化膜ｘ２、窒化膜ｘ３をエ
ッチングする。この後、酸化処理を行なうと、図２
（ｃ）に示すように、フィールド酸化膜ｘ５が形成され
る。
（ａ）に示すように、Ｓｉ基板ｘ１上にパッド酸化膜ｘ
２を形成し、この上に耐酸化膜として、例えば窒化膜ｘ
３を形成する。次に、図２（ｂ）に示すように、レジス
トパターンｘ４を形成し、レジストパターンｘ４が形成
されていない領域のパッド酸化膜ｘ２、窒化膜ｘ３をエ
ッチングする。この後、酸化処理を行なうと、図２
（ｃ）に示すように、フィールド酸化膜ｘ５が形成され
る。
【０００４】このようなＬＯＣＯＳ分離法では、活性領
域（ＡＣ領域、窒化膜ｘ３によって覆われている部分）
の幅がサブハーフμｍレベルの狭いところでは、フィー
ルド酸化膜ｘ５を形成する際に、図２（ｃ）及び同図
（ｄ）に示すように、窒化膜ｘ３下でも酸化が進み（い
わゆるバーズビークの浸入）、パッド酸化膜ｘ２が厚く
なる。
域（ＡＣ領域、窒化膜ｘ３によって覆われている部分）
の幅がサブハーフμｍレベルの狭いところでは、フィー
ルド酸化膜ｘ５を形成する際に、図２（ｃ）及び同図
（ｄ）に示すように、窒化膜ｘ３下でも酸化が進み（い
わゆるバーズビークの浸入）、パッド酸化膜ｘ２が厚く
なる。
【０００５】このような現象を抑制するために、従来
は、パッド酸化膜ｘ２を薄くし、窒化膜ｘ３を厚くする
ことによって対処していた。
は、パッド酸化膜ｘ２を薄くし、窒化膜ｘ３を厚くする
ことによって対処していた。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ようにパッド酸化膜ｘ２を薄く、窒化膜ｘ３を厚くした
場合では、ＡＣ領域を形成すると、低変換差にはなるも
のの、バーズビークが全く形成されないために、ＡＣ領
域のエッジ部分が急峻な形状となり、ゲート酸化膜（窒
化膜ｘ３下のパッド酸化膜ｘ２）の耐圧が劣化する等、
信頼性に影響を与える。
ようにパッド酸化膜ｘ２を薄く、窒化膜ｘ３を厚くした
場合では、ＡＣ領域を形成すると、低変換差にはなるも
のの、バーズビークが全く形成されないために、ＡＣ領
域のエッジ部分が急峻な形状となり、ゲート酸化膜（窒
化膜ｘ３下のパッド酸化膜ｘ２）の耐圧が劣化する等、
信頼性に影響を与える。
【０００７】また、ＡＣエッジの近傍にフィールド酸化
膜ｘ５を形成する際に、Ｓｉ基板ｘ１に応力が多大に働
き、結晶欠陥を発生させ、接合リークへ影響を及ぼすよ
うになっている。また、この応力は、正電荷を発生さ
せ、ＭＯＳトランジスタ（以下、ＭＯＳＴｒ）特性のキ
ンクの原因となることが、例えば文献「Extended Abstr
acts of the 1996 International Conference on Solid
State Devices and Materials, Yokohama, 1996, pp.
476-478, Analysis of the Charge Density at Field O
xide/SOI and SOI/Buried Oxide Interfaces in Partia
lly Depleted SOIMOSFETs with and without Hydrogena
tion, T. Iwamatu, et al. 」等により知られている。
膜ｘ５を形成する際に、Ｓｉ基板ｘ１に応力が多大に働
き、結晶欠陥を発生させ、接合リークへ影響を及ぼすよ
うになっている。また、この応力は、正電荷を発生さ
せ、ＭＯＳトランジスタ（以下、ＭＯＳＴｒ）特性のキ
ンクの原因となることが、例えば文献「Extended Abstr
acts of the 1996 International Conference on Solid
State Devices and Materials, Yokohama, 1996, pp.
476-478, Analysis of the Charge Density at Field O
xide/SOI and SOI/Buried Oxide Interfaces in Partia
lly Depleted SOIMOSFETs with and without Hydrogena
tion, T. Iwamatu, et al. 」等により知られている。
【０００８】本発明は、上述のような問題点に鑑みてな
されたものであり、パターンエッジ部分にかかる応力を
低減させることができ、信頼性、動作特性の向上に寄与
することができる半導体装置の製造方法を提供すること
を目的とする。
されたものであり、パターンエッジ部分にかかる応力を
低減させることができ、信頼性、動作特性の向上に寄与
することができる半導体装置の製造方法を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板の表面を酸化させてパッド酸
化膜を形成するパッド酸化膜形成ステップと、パッド酸
化膜上に両端の厚さが薄い耐酸化膜を形成する耐酸化膜
形成ステップと、半導体基板表面の耐酸化膜で覆われて
いない部分を酸化させてフィールド酸化膜を形成するフ
ィールド酸化膜形成ステップとを有している。
の製造方法は、半導体基板の表面を酸化させてパッド酸
化膜を形成するパッド酸化膜形成ステップと、パッド酸
化膜上に両端の厚さが薄い耐酸化膜を形成する耐酸化膜
形成ステップと、半導体基板表面の耐酸化膜で覆われて
いない部分を酸化させてフィールド酸化膜を形成するフ
ィールド酸化膜形成ステップとを有している。
【００１０】また、本発明に係る他の半導体装置の製造
方法は、半導体基板表面に耐酸化膜を形成する耐酸化膜
形成ステップと、耐酸化膜の下部に設けられ、耐酸化膜
の下部中心に近づくにしたがって厚さが薄くなるパッド
酸化膜を形成するパッド酸化膜形成ステップと、半導体
基板表面の耐酸化膜で覆われていない部分を酸化させて
フィールド酸化膜を形成するフィールド酸化膜形成ステ
ップとを有している。
方法は、半導体基板表面に耐酸化膜を形成する耐酸化膜
形成ステップと、耐酸化膜の下部に設けられ、耐酸化膜
の下部中心に近づくにしたがって厚さが薄くなるパッド
酸化膜を形成するパッド酸化膜形成ステップと、半導体
基板表面の耐酸化膜で覆われていない部分を酸化させて
フィールド酸化膜を形成するフィールド酸化膜形成ステ
ップとを有している。
【００１１】
第１の実施形態 図１は本発明の第１の実施形態に係る半導体装置の製造
方法の要部（素子分離領域の生成プロセス）を示す図で
ある。
方法の要部（素子分離領域の生成プロセス）を示す図で
ある。
【００１２】この製造方法では、まず、図１（ａ）に示
すように、Ｓｉ基板１上に１００〜２００Å程度の膜厚
のパッド酸化膜２を形成し、この上に耐酸化膜として、
例えば１７００〜２０００Å程度の膜厚の窒化膜３を形
成し、この上にさらに１０００〜２０００Å程度の膜厚
のＣＶＤ酸化膜４を形成する。パッド酸化膜２は、例え
ばＳｉ基板１を温度８５０°程度のウエットＯ2 雰囲気
中で酸化させて形成する。また、窒化膜３、ＣＶＤ酸化
膜４はＬＰＣＶＤ（Low PressureＣＶＤ）によって形成
する。
すように、Ｓｉ基板１上に１００〜２００Å程度の膜厚
のパッド酸化膜２を形成し、この上に耐酸化膜として、
例えば１７００〜２０００Å程度の膜厚の窒化膜３を形
成し、この上にさらに１０００〜２０００Å程度の膜厚
のＣＶＤ酸化膜４を形成する。パッド酸化膜２は、例え
ばＳｉ基板１を温度８５０°程度のウエットＯ2 雰囲気
中で酸化させて形成する。また、窒化膜３、ＣＶＤ酸化
膜４はＬＰＣＶＤ（Low PressureＣＶＤ）によって形成
する。
【００１３】次に、図１（ｂ）に示すように、レジスト
パターン５を形成し、ＲＩＥ（反応性イオンエッチン
グ）法により窒化膜３を８００〜１０００Å程度エッチ
ングし、レジストを除去後、図１（ｃ）に示すように、
ＬＰＣＶＤによりＣＶＤ酸化膜６を１０００〜２０００
Å程度形成する。
パターン５を形成し、ＲＩＥ（反応性イオンエッチン
グ）法により窒化膜３を８００〜１０００Å程度エッチ
ングし、レジストを除去後、図１（ｃ）に示すように、
ＬＰＣＶＤによりＣＶＤ酸化膜６を１０００〜２０００
Å程度形成する。
【００１４】さらに、ＲＩＥ法による異方性エッチング
により、図２（ｄ）に示すように、ＣＶＤ酸化膜４と窒
化膜３の凸部の側壁部以外のＣＶＤ酸化膜６をエッチン
グし、酸化膜（サイドウォール）７を形成する。
により、図２（ｄ）に示すように、ＣＶＤ酸化膜４と窒
化膜３の凸部の側壁部以外のＣＶＤ酸化膜６をエッチン
グし、酸化膜（サイドウォール）７を形成する。
【００１５】次に、図１（ｅ）に示すように、窒化膜３
上のＣＶＤ酸化膜７、７をマスクとして、窒化膜３をエ
ッチングし、さらに、ＣＶＤ酸化膜７、７をフッ酸（Ｈ
Ｆ）で除去し、凸状の窒化膜８を形成する。
上のＣＶＤ酸化膜７、７をマスクとして、窒化膜３をエ
ッチングし、さらに、ＣＶＤ酸化膜７、７をフッ酸（Ｈ
Ｆ）で除去し、凸状の窒化膜８を形成する。
【００１６】この後、ウエットＯ2 雰囲気中で、フィー
ルド酸化膜９が５０００Å程度となるまで酸化処理を行
なう。このフィールド酸化の際に、窒化膜８の周辺部の
下の酸化膜が徐々に成長し、図１（ｆ）に示すように、
バーズビークが形成される。窒化膜８の周辺部が厚い
と、酸化膜９の成長に伴って、酸化膜９の先端（バーズ
ビークの先端）と窒化膜８周辺部及びＳｉ基板１の間に
応力が集中し、結晶欠陥が生じるが、上述のように形成
した半導体素子では、窒化膜８の周辺部が薄くなってい
るため、バーズビークの先端部と窒化膜８の周辺部及び
Ｓｉ基板１との間（すなわちパターンエッジ部分）の応
力を緩和させることができる。これにより、発生する結
晶欠陥を低減させることができる。
ルド酸化膜９が５０００Å程度となるまで酸化処理を行
なう。このフィールド酸化の際に、窒化膜８の周辺部の
下の酸化膜が徐々に成長し、図１（ｆ）に示すように、
バーズビークが形成される。窒化膜８の周辺部が厚い
と、酸化膜９の成長に伴って、酸化膜９の先端（バーズ
ビークの先端）と窒化膜８周辺部及びＳｉ基板１の間に
応力が集中し、結晶欠陥が生じるが、上述のように形成
した半導体素子では、窒化膜８の周辺部が薄くなってい
るため、バーズビークの先端部と窒化膜８の周辺部及び
Ｓｉ基板１との間（すなわちパターンエッジ部分）の応
力を緩和させることができる。これにより、発生する結
晶欠陥を低減させることができる。
【００１７】また、バーズビークが形成されない場合、
ＡＣ領域のエッジ部分は急峻な形状（例えばθ２のみの
形状）であるが、上述のように形成した半導体装置で
は、図１（ｇ）に示すように緩やか（θ１とθ２の２段
階の形状）な形状となっている。これにより、ＭＯＳＴ
ｒキンクの抑制及び接合リークの改善が図られる。ま
た、バーズビークが適度に入るため、ゲート酸化膜（窒
化膜８下のパッド酸化膜２）の信頼性も改善される。
ＡＣ領域のエッジ部分は急峻な形状（例えばθ２のみの
形状）であるが、上述のように形成した半導体装置で
は、図１（ｇ）に示すように緩やか（θ１とθ２の２段
階の形状）な形状となっている。これにより、ＭＯＳＴ
ｒキンクの抑制及び接合リークの改善が図られる。ま
た、バーズビークが適度に入るため、ゲート酸化膜（窒
化膜８下のパッド酸化膜２）の信頼性も改善される。
【００１８】なお、上述のように素子分離領域（フィー
ルド酸化膜９）を形成した後の処理は、従来の半導体装
置の製造と同様に行なう。
ルド酸化膜９）を形成した後の処理は、従来の半導体装
置の製造と同様に行なう。
【００１９】また、上述のバーズビークの先端の角度
は、例えばパッド酸化膜２の厚さ、窒化膜８の周辺部の
厚さ等を変更することにより容易に変更することができ
る。
は、例えばパッド酸化膜２の厚さ、窒化膜８の周辺部の
厚さ等を変更することにより容易に変更することができ
る。
【００２０】第２の実施形態 図３は本発明の第２の実施形態に係る半導体装置の製造
方法の要部（素子分離領域の生成プロセス）を示す図で
ある。
方法の要部（素子分離領域の生成プロセス）を示す図で
ある。
【００２１】この製造方法では、まず、Ｓｉ基板１上に
１００〜２００Å程度の膜厚のパッド酸化膜２を形成
し、この上に耐酸化膜として、例えば１７００〜２００
０Å程度の膜厚の窒化膜３を形成する。パッド酸化膜２
は、例えばＳｉ基板１を温度８５０°程度、ウエットＯ
2 雰囲気中で酸化させて形成し、窒化膜３はＬＰＣＶＤ
によって形成する。
１００〜２００Å程度の膜厚のパッド酸化膜２を形成
し、この上に耐酸化膜として、例えば１７００〜２００
０Å程度の膜厚の窒化膜３を形成する。パッド酸化膜２
は、例えばＳｉ基板１を温度８５０°程度、ウエットＯ
2 雰囲気中で酸化させて形成し、窒化膜３はＬＰＣＶＤ
によって形成する。
【００２２】次に、図３（ａ）に示すように、レジスト
パターン５を形成し、ＲＩＥ（反応性イオンエッチン
グ）法により窒化膜３をエッチングする。
パターン５を形成し、ＲＩＥ（反応性イオンエッチン
グ）法により窒化膜３をエッチングする。
【００２３】レジストを除去したら、ウェットエッチン
グを行なってパッド酸化膜２を除去する。このエッチン
グは、例えば濃度５％のふっ酸（ＨＦ）により、１分２
０秒〜２分程度行なう。また、このエッチングは等方性
エッチングであるため、図３（ｂ）に示すように、パッ
ド酸化膜２は窒化膜３周辺部の下までエッチングされ
る。
グを行なってパッド酸化膜２を除去する。このエッチン
グは、例えば濃度５％のふっ酸（ＨＦ）により、１分２
０秒〜２分程度行なう。また、このエッチングは等方性
エッチングであるため、図３（ｂ）に示すように、パッ
ド酸化膜２は窒化膜３周辺部の下までエッチングされ
る。
【００２４】この後、酸化処理を行なって２００〜３０
０Å程度の膜厚の酸化膜（第２のパッド酸化膜）１４を
形成する。窒化膜３の下部にはパッド酸化膜２が残って
おり、このような酸化処理を行なうことにより、露出し
たＳｉ基板１表面から酸化が進み、図３（ｃ）に示すよ
うに、窒化膜３の下の酸化膜１４の厚さが薄い（１００
〜２００Å程度）状態となる。
０Å程度の膜厚の酸化膜（第２のパッド酸化膜）１４を
形成する。窒化膜３の下部にはパッド酸化膜２が残って
おり、このような酸化処理を行なうことにより、露出し
たＳｉ基板１表面から酸化が進み、図３（ｃ）に示すよ
うに、窒化膜３の下の酸化膜１４の厚さが薄い（１００
〜２００Å程度）状態となる。
【００２５】さらに、図３（ｂ）と同様のウェットエッ
チングにより、第２のパッド酸化膜１４をエッチング
し、この後、図３（ｃ）と同様の酸化処理を行なって、
第３のパッド酸化膜１５を形成する。この第３のパッド
酸化膜１５は、第２のパッド酸化膜１４より若干厚め
（２５０〜３５０Å）に形成する。これにより、図３
（ｄ）に示すように、窒化膜３の中心に近づくにしたが
って酸化膜１５の厚さが階段状に薄くなった状態とな
る。
チングにより、第２のパッド酸化膜１４をエッチング
し、この後、図３（ｃ）と同様の酸化処理を行なって、
第３のパッド酸化膜１５を形成する。この第３のパッド
酸化膜１５は、第２のパッド酸化膜１４より若干厚め
（２５０〜３５０Å）に形成する。これにより、図３
（ｄ）に示すように、窒化膜３の中心に近づくにしたが
って酸化膜１５の厚さが階段状に薄くなった状態とな
る。
【００２６】この状態で、ウエットＯ2 雰囲気中で、例
えば温度１０００°程度のウェットＯ2 雰囲気中でフィ
ールド酸化膜９が５０００Å程度となるまで酸化処理を
行なうと、図３（ｅ）に示すように、フィールド酸化膜
１６の先端に、角度が段階的に変化するバーズビークが
形成される。
えば温度１０００°程度のウェットＯ2 雰囲気中でフィ
ールド酸化膜９が５０００Å程度となるまで酸化処理を
行なうと、図３（ｅ）に示すように、フィールド酸化膜
１６の先端に、角度が段階的に変化するバーズビークが
形成される。
【００２７】上述のように形成した半導体素子では、図
３（ｆ）に示すように、窒化膜３の下のフィールド酸化
膜の先端（バーズビークの先端）が徐々に薄くなってい
るため、バーズビークの先端部と窒化膜３の周辺部及び
Ｓｉ基板１との間（すなわちパターンエッジ部分）の応
力を緩和させることができる。これにより、発生する結
晶欠陥を低減させることができ、ＭＯＳＴｒキンクの抑
制及び接合リークの改善が図られ、ゲート酸化膜（パッ
ド酸化膜２）の信頼性も改善される。
３（ｆ）に示すように、窒化膜３の下のフィールド酸化
膜の先端（バーズビークの先端）が徐々に薄くなってい
るため、バーズビークの先端部と窒化膜３の周辺部及び
Ｓｉ基板１との間（すなわちパターンエッジ部分）の応
力を緩和させることができる。これにより、発生する結
晶欠陥を低減させることができ、ＭＯＳＴｒキンクの抑
制及び接合リークの改善が図られ、ゲート酸化膜（パッ
ド酸化膜２）の信頼性も改善される。
【００２８】なお、この第２の実施形態では、図３
（ｄ）に示すように階段状に厚さが変わる第３のパッド
酸化膜１５を形成した後、フィールド酸化を実行した
が、図３（ｃ）に示すように窒化膜３の下とそれ以外の
領域とで厚さの異なる第２のパッド酸化膜１４を形成し
た後、フィールド酸化を実行しても、角度の変化が１段
階（図３（ｆ）のθ１とθ３に相当）ではあるが、バー
ズビークを生成させてパターンエッジ部分の応力を緩和
させることができる。
（ｄ）に示すように階段状に厚さが変わる第３のパッド
酸化膜１５を形成した後、フィールド酸化を実行した
が、図３（ｃ）に示すように窒化膜３の下とそれ以外の
領域とで厚さの異なる第２のパッド酸化膜１４を形成し
た後、フィールド酸化を実行しても、角度の変化が１段
階（図３（ｆ）のθ１とθ３に相当）ではあるが、バー
ズビークを生成させてパターンエッジ部分の応力を緩和
させることができる。
【００２９】また、上述の第１の実施形態ではフィール
ド酸化前のパッド酸化膜２の厚さを均一としていたが、
この実施形態ではフィールド酸化前のパッド酸化膜２の
厚さが窒化膜３の中心に向かって段階的に薄くなるよう
にしているため、各工程で形成されるパッド酸化膜２、
第２のパッド酸化膜１４及び第３のパッド酸化膜１５の
厚さを制御することにより、バーズビークの形状の制御
性が向上する。
ド酸化前のパッド酸化膜２の厚さを均一としていたが、
この実施形態ではフィールド酸化前のパッド酸化膜２の
厚さが窒化膜３の中心に向かって段階的に薄くなるよう
にしているため、各工程で形成されるパッド酸化膜２、
第２のパッド酸化膜１４及び第３のパッド酸化膜１５の
厚さを制御することにより、バーズビークの形状の制御
性が向上する。
【００３０】また、本発明は上述の実施形態に限定され
るものではなく、例えば上述の第１の実施形態では選択
的エッチングにより窒化膜８の周辺部の厚さを薄くした
が、選択的に積層し、窒化膜の中央部の厚さを厚くする
ことにより、窒化膜８の周辺部の厚さを薄くしてもよ
い。
るものではなく、例えば上述の第１の実施形態では選択
的エッチングにより窒化膜８の周辺部の厚さを薄くした
が、選択的に積層し、窒化膜の中央部の厚さを厚くする
ことにより、窒化膜８の周辺部の厚さを薄くしてもよ
い。
【００３１】また、第２の実施形態において、第１の実
施形態と同様に周辺部の厚さが薄い窒化膜を形成すると
共に、第２の実施形態と同様に窒化膜の中心に近づくに
したがって厚さの薄くなるパッド酸化膜を形成し、この
後、フィールド酸化を行なってもよい。その他、本発明
の技術的思想の範囲内で適宜変更することができる。ま
た、上述の各実施形態では、耐酸化膜として窒化膜を用
いたが、これは窒化膜に限定されず、同様の作用を奏す
るものであればよい。
施形態と同様に周辺部の厚さが薄い窒化膜を形成すると
共に、第２の実施形態と同様に窒化膜の中心に近づくに
したがって厚さの薄くなるパッド酸化膜を形成し、この
後、フィールド酸化を行なってもよい。その他、本発明
の技術的思想の範囲内で適宜変更することができる。ま
た、上述の各実施形態では、耐酸化膜として窒化膜を用
いたが、これは窒化膜に限定されず、同様の作用を奏す
るものであればよい。
【００３２】
【発明の効果】本発明に係る半導体装置の製造方法で
は、耐酸化膜の両端の厚さが薄いため、フィールド酸化
膜形成ステップにおいて酸化処理を行なう際に、耐酸化
膜及び半導体基板と形成される酸化膜の間の応力（すな
わちパターンエッジ部分にかかる応力）を緩和させるこ
とができる。これにより、結晶欠陥を低減させて、信頼
性、動作特性の向上に寄与することができる。
は、耐酸化膜の両端の厚さが薄いため、フィールド酸化
膜形成ステップにおいて酸化処理を行なう際に、耐酸化
膜及び半導体基板と形成される酸化膜の間の応力（すな
わちパターンエッジ部分にかかる応力）を緩和させるこ
とができる。これにより、結晶欠陥を低減させて、信頼
性、動作特性の向上に寄与することができる。
【００３３】また、本発明に係る他の製造方法では、前
記耐酸化膜の下部中心に近づくにしたがってパッド酸化
膜の厚さが薄くなっているため、フィールド酸化膜形成
ステップにおいて酸化処理を行なう際に、パターンエッ
ジ部分にかかる応力を緩和させ、かつ所望のＡＣ領域を
得ることができ、結晶欠陥を低減させて、信頼性、動作
特性の向上に寄与することができる。
記耐酸化膜の下部中心に近づくにしたがってパッド酸化
膜の厚さが薄くなっているため、フィールド酸化膜形成
ステップにおいて酸化処理を行なう際に、パターンエッ
ジ部分にかかる応力を緩和させ、かつ所望のＡＣ領域を
得ることができ、結晶欠陥を低減させて、信頼性、動作
特性の向上に寄与することができる。
【図１】 本発明の第１の実施形態に係る半導体装置の
製造方法における素子分離領域の生成プロセスを示す図
である。
製造方法における素子分離領域の生成プロセスを示す図
である。
【図２】 従来の半導体装置の製造方法における素子分
離領域の生成プロセスを示す図である。
離領域の生成プロセスを示す図である。
【図３】 本発明の第２の実施形態に係る半導体装置の
製造方法における素子分離領域の生成プロセスを示す図
である。
製造方法における素子分離領域の生成プロセスを示す図
である。
１ Ｓｉ基板、２、１４、１５ パッド酸化膜、３、８
窒化膜、４、７ 酸化膜、９、１６ フィールド酸化
膜
窒化膜、４、７ 酸化膜、９、１６ フィールド酸化
膜
Claims (6)
- 【請求項１】 半導体基板の表面を酸化させてパッド酸
化膜を形成するパッド酸化膜形成ステップと、 該パッド酸化膜上に両端の厚さが薄い耐酸化膜を形成す
る耐酸化膜形成ステップと、 前記半導体基板表面の前記耐酸化膜で覆われていない部
分を酸化させてフィールド酸化膜を形成するフィールド
酸化膜形成ステップとを有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記耐酸化膜形成ステップは、前記パッ
ド酸化膜上に窒化膜を形成し、該窒化膜上に酸化膜を形
成し、該酸化膜上にマスクを形成し、選択エッチングを
行なって前記窒化膜の途中までエッチングし、窒化膜に
凸部を形成するする工程と、 さらに酸化膜を形成し、該酸化膜を異方性エッチングし
て、前記窒化膜の凸部の上面と側壁に酸化膜の層を形成
する工程と、 該酸化膜をマスクとして、前記窒化膜を選択エッチング
した後、酸化膜を除去する工程とを有することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板表面に耐酸化膜を形成する耐
酸化膜形成ステップと、 前記耐酸化膜の下部に設けられ、前記耐酸化膜の下部中
心に近づくにしたがって厚さが薄くなるパッド酸化膜を
形成するパッド酸化膜形成ステップと、 前記半導体基板表面の前記耐酸化膜で覆われていない部
分を酸化させてフィールド酸化膜を形成するフィールド
酸化膜形成ステップとを有することを特徴とする半導体
装置の製造方法。 - 【請求項４】 前記耐酸化膜形成ステップは、 半導体基板の表面を酸化させ、パッド酸化膜を形成する
工程と、 該パッド酸化膜上に窒化膜を形成し、該窒化膜上にマス
クを形成し、選択エッチングを行なう工程と、 等方性エッチングにより、前記窒化膜によって覆われて
いない部分及び窒化膜の周辺部の下のパッド酸化膜を除
去する酸化膜除去工程と、 選択酸化を行なって、パッド酸化膜を形成する選択酸化
工程とを有することを特徴とする請求項３記載の半導体
装置の製造方法。 - 【請求項５】 前記酸化膜除去工程と選択酸化工程を複
数回実行することを特徴とする請求項４記載の半導体装
置の製造方法。 - 【請求項６】 前記酸化工程を実行する毎に形成するパ
ッド酸化膜の厚さを増加させることを特徴とする請求項
５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23964397A JPH1187335A (ja) | 1997-09-04 | 1997-09-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23964397A JPH1187335A (ja) | 1997-09-04 | 1997-09-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187335A true JPH1187335A (ja) | 1999-03-30 |
Family
ID=17047771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23964397A Withdrawn JPH1187335A (ja) | 1997-09-04 | 1997-09-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101437683B1 (ko) * | 2006-05-29 | 2014-09-03 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 제조 방법 및 반도체 장치 |
-
1997
- 1997-09-04 JP JP23964397A patent/JPH1187335A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101437683B1 (ko) * | 2006-05-29 | 2014-09-03 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 제조 방법 및 반도체 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |