JPH1185348A - データ転送システム - Google Patents
データ転送システムInfo
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- JPH1185348A JPH1185348A JP24875797A JP24875797A JPH1185348A JP H1185348 A JPH1185348 A JP H1185348A JP 24875797 A JP24875797 A JP 24875797A JP 24875797 A JP24875797 A JP 24875797A JP H1185348 A JPH1185348 A JP H1185348A
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- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07H—SUGARS; DERIVATIVES THEREOF; NUCLEOSIDES; NUCLEOTIDES; NUCLEIC ACIDS
- C07H23/00—Compounds containing boron, silicon, or a metal, e.g. chelates, vitamin B12
-
- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07H—SUGARS; DERIVATIVES THEREOF; NUCLEOSIDES; NUCLEOTIDES; NUCLEIC ACIDS
- C07H21/00—Compounds containing two or more mononucleotide units having separate phosphate or polyphosphate groups linked by saccharide radicals of nucleoside groups, e.g. nucleic acids
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Abstract
(57)【要約】
【課題】 マザーボードを介して基板間のデータ授受を
シリアルデータ転送によって行う場合に、基板の取り外
しによって発生するシリアルデータ転送の断絶を、より
低コストの手段によって解決し得るデータ転送システム
を提供する。 【解決手段】 マザーボード１０１を介して基板間のデ
ータ授受をシリアルデータ転送によって行う場合に、マ
ザーボード１０１上の抵抗１１１，１１２によって、基
板１０２がマザーボード１０１に取り付けられていると
きには、より電流の流れやすいパラレル／シリアル変換
手段１２２またはシリアル／パラレル変換手段１２１を
介した経路でシリアルデータの伝送を行い、基板１０２
がマザーボード１０１から取り外されたときには抵抗１
１１，１１２を介した経路でシリアルデータの伝送を行
う。
シリアルデータ転送によって行う場合に、基板の取り外
しによって発生するシリアルデータ転送の断絶を、より
低コストの手段によって解決し得るデータ転送システム
を提供する。 【解決手段】 マザーボード１０１を介して基板間のデ
ータ授受をシリアルデータ転送によって行う場合に、マ
ザーボード１０１上の抵抗１１１，１１２によって、基
板１０２がマザーボード１０１に取り付けられていると
きには、より電流の流れやすいパラレル／シリアル変換
手段１２２またはシリアル／パラレル変換手段１２１を
介した経路でシリアルデータの伝送を行い、基板１０２
がマザーボード１０１から取り外されたときには抵抗１
１１，１１２を介した経路でシリアルデータの伝送を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、マザーボードを介
して基板間のデータ授受をシリアルデータ転送によって
行うデータ転送システムに係り、特に、基板の取り外し
によって発生するシリアルデータ転送の断絶を、より低
コストの手段によって解決し得るデータ転送システムに
関する。
して基板間のデータ授受をシリアルデータ転送によって
行うデータ転送システムに係り、特に、基板の取り外し
によって発生するシリアルデータ転送の断絶を、より低
コストの手段によって解決し得るデータ転送システムに
関する。
【０００２】
【従来の技術】従来のマザーボードを介して基板間のデ
ータ授受を行うデータ転送システムでは、マザーボード
上にパラレルのバスを構成し、各基板にアドレスを与え
て基板間のデータの授受を行っていた。一方、昨今、Ｉ
／Ｏモジュール間をシリアルデータ転送によって結合
し、該シリアルデータをＩ／Ｏモジュール内のシフトレ
ジスタに直接結合したデータ転送システムが提案されて
いる。このデータ転送システムにおいては、シリアルデ
ータの転送元では、パラレルの転送データを該シフトレ
ジスタによりシリアル変換し、またシリアルデータの転
送先では、転送されてきたシリアルデータを該シフトレ
ジスタによりパラレル変換する。このようなデータ転送
システムの構成例を図５に示す。本従来例のデータ転送
システムは、第１入出力基板５０２、第２入出力基板５
０３およびコントロール部５０５の間のデータ転送を、
マザーボード５０１上に布線されたシリアルデータの信
号線を介して行うものである。すなわち、コントロール
部５０５の端子５５２から出力されるシリアルデータ
は、第１入出力基板５０１の端子５５３を通ってシフト
レジスタ５２１に供給され、また該シフトレジスタ５２
１を介したシリアルデータは、第１入出力基板５０２の
端子５５４および第２入出力基板５０３の端子５５８を
通ってシフトレジスタ５３１にも供給されている。第１
入出力基板５０２および第２入出力基板５０３におい
て、該シリアルデータを基板内に取り込む際には、それ
ぞれシフトレジスタ５２１および５３１によって、該シ
リアルデータをパラレル変換する。また、第１入出力基
板５０２内のシフトレジスタ５２２および第２入出力基
板５０３内のシフトレジスタ５３２は、それぞれ内部の
パラレルデータをシリアル変換しており、該シリアルデ
ータは、シフトレジスタ５３２，端子５６０，端子５５
７，シフトレジスタ５２２，端子５５６の経路を辿る信
号線を介して、コントロール部５０５の端子５５１に供
給されている。
ータ授受を行うデータ転送システムでは、マザーボード
上にパラレルのバスを構成し、各基板にアドレスを与え
て基板間のデータの授受を行っていた。一方、昨今、Ｉ
／Ｏモジュール間をシリアルデータ転送によって結合
し、該シリアルデータをＩ／Ｏモジュール内のシフトレ
ジスタに直接結合したデータ転送システムが提案されて
いる。このデータ転送システムにおいては、シリアルデ
ータの転送元では、パラレルの転送データを該シフトレ
ジスタによりシリアル変換し、またシリアルデータの転
送先では、転送されてきたシリアルデータを該シフトレ
ジスタによりパラレル変換する。このようなデータ転送
システムの構成例を図５に示す。本従来例のデータ転送
システムは、第１入出力基板５０２、第２入出力基板５
０３およびコントロール部５０５の間のデータ転送を、
マザーボード５０１上に布線されたシリアルデータの信
号線を介して行うものである。すなわち、コントロール
部５０５の端子５５２から出力されるシリアルデータ
は、第１入出力基板５０１の端子５５３を通ってシフト
レジスタ５２１に供給され、また該シフトレジスタ５２
１を介したシリアルデータは、第１入出力基板５０２の
端子５５４および第２入出力基板５０３の端子５５８を
通ってシフトレジスタ５３１にも供給されている。第１
入出力基板５０２および第２入出力基板５０３におい
て、該シリアルデータを基板内に取り込む際には、それ
ぞれシフトレジスタ５２１および５３１によって、該シ
リアルデータをパラレル変換する。また、第１入出力基
板５０２内のシフトレジスタ５２２および第２入出力基
板５０３内のシフトレジスタ５３２は、それぞれ内部の
パラレルデータをシリアル変換しており、該シリアルデ
ータは、シフトレジスタ５３２，端子５６０，端子５５
７，シフトレジスタ５２２，端子５５６の経路を辿る信
号線を介して、コントロール部５０５の端子５５１に供
給されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のデータ転送システムにあっては、マザーボード５０
１に全ての入出力基板５０２，５０３等が取り付けられ
ていないとシリアルデータのデータ転送が行われず、一
の入出力基板５０２または５０３が取り付けられていな
い場合には、データ転送が途絶えてしまうという問題点
があった。例えば、図６は、図５の従来例の構成から入
出力基板５０２を取り外した場合の構成を示している。
同図に示すように、シリアルデータの信号線経路は寸断
されて該シリアルデータの信号線によるデータ転送は不
可能となる。このような問題の発生を防止するための一
手法として、マザーボード５０１上にマルチプレクサを
備えて、入出力基板５０２または５０３が取り付けられ
ていない場合には、該マルチプレクサによってシリアル
データを通過させるようにして、データ転送を可能とす
る方法がある。しかしながら、この従来の手法によって
も、シリアルデータ毎に入出力基板に対応したマルチプ
レクサを用意する必要があることから、システムのコス
トが増大するという事情があった。本発明は、上記従来
の問題点および事情に鑑みてなされたものであって、マ
ザーボードを介して基板間のデータ授受をシリアルデー
タ転送によって行う場合に、基板の取り外しによって発
生するシリアルデータ転送の断絶を、より低コストの手
段によって解決し得るデータ転送システムを提供するこ
とを目的としている。
来のデータ転送システムにあっては、マザーボード５０
１に全ての入出力基板５０２，５０３等が取り付けられ
ていないとシリアルデータのデータ転送が行われず、一
の入出力基板５０２または５０３が取り付けられていな
い場合には、データ転送が途絶えてしまうという問題点
があった。例えば、図６は、図５の従来例の構成から入
出力基板５０２を取り外した場合の構成を示している。
同図に示すように、シリアルデータの信号線経路は寸断
されて該シリアルデータの信号線によるデータ転送は不
可能となる。このような問題の発生を防止するための一
手法として、マザーボード５０１上にマルチプレクサを
備えて、入出力基板５０２または５０３が取り付けられ
ていない場合には、該マルチプレクサによってシリアル
データを通過させるようにして、データ転送を可能とす
る方法がある。しかしながら、この従来の手法によって
も、シリアルデータ毎に入出力基板に対応したマルチプ
レクサを用意する必要があることから、システムのコス
トが増大するという事情があった。本発明は、上記従来
の問題点および事情に鑑みてなされたものであって、マ
ザーボードを介して基板間のデータ授受をシリアルデー
タ転送によって行う場合に、基板の取り外しによって発
生するシリアルデータ転送の断絶を、より低コストの手
段によって解決し得るデータ転送システムを提供するこ
とを目的としている。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係るデータ転送システムは、マ
ザーボードを介して基板間のデータ授受をシリアルデー
タ転送によって行うデータ転送システムにおいて、前記
基板は、パラレルデータをシリアルデータに変換するパ
ラレル／シリアル変換手段を具備し、前記マザーボード
は、前記一の基板上のパラレル／シリアル変換手段へ供
給するシリアルデータの信号線と該パラレル／シリアル
変換手段から出力されるシリアルデータの信号線との間
に接続される抵抗を具備するものである。また、請求項
２に係るデータ転送システムは、マザーボードを介して
基板間のデータ授受をシリアルデータ転送によって行う
データ転送システムにおいて、前記基板は、シリアルデ
ータをパラレルデータに変換するシリアル／パラレル変
換手段を具備し、前記マザーボードは、前記一の基板上
のシリアル／パラレル変換手段へ供給するシリアルデー
タの信号線と該シリアル／パラレル変換手段から出力さ
れるシリアルデータの信号線との間に接続される抵抗を
具備するものである。また、請求項３に係るデータ転送
システムは、マザーボードを介して基板間のデータ授受
をシリアルデータ転送によって行うデータ転送システム
において、前記基板は、パラレルデータをシリアルデー
タに変換するパラレル／シリアル変換手段を具備し、前
記マザーボードは、前記一の基板上のパラレル／シリア
ル変換手段へ供給するシリアルデータの入力信号線と該
パラレル／シリアル変換手段から出力されるシリアルデ
ータの出力信号線との間に接続され、前記入力信号線か
ら前記出力信号線へのシリアルデータの伝送を制御する
トライステートバッファを具備し、前記トライステート
バッファは、前記一の基板が前記マザーボードに取り付
けられていないときに、前記シリアルデータを伝送する
べく活性化されるものである。さらに、請求項４に係る
データ転送システムは、マザーボードを介して基板間の
データ授受をシリアルデータ転送によって行うデータ転
送システムにおいて、前記基板は、シリアルデータをパ
ラレルデータに変換するシリアル／パラレル変換手段を
具備し、前記マザーボードは、前記一の基板上のシリア
ル／パラレル変換手段へ供給するシリアルデータの信号
線と該シリアル／パラレル変換手段から出力されるシリ
アルデータの信号線との間に接続され、前記入力信号線
から前記出力信号線へのシリアルデータの伝送を制御す
るトライステートバッファを具備し、前記トライステー
トバッファは、前記一の基板が前記マザーボードに取り
付けられていないときに、前記シリアルデータを伝送す
るべく活性化されるものである。本発明の請求項１およ
び２に係るデータ転送システムでは、マザーボードを介
して基板間のデータ授受をシリアルデータ転送によって
行う場合に、マザーボード上に具備されて、一の基板上
のパラレル／シリアル変換手段またはシリアル／パラレ
ル変換手段へ供給するシリアルデータの信号線と該パラ
レル／シリアル変換手段またはシリアル／パラレル変換
手段から出力されるシリアルデータの信号線との間に接
続される抵抗によって、基板がマザーボードに取り付け
られているときには、より電流の流れやすいパラレル／
シリアル変換手段またはシリアル／パラレル変換手段を
介した経路でシリアルデータの伝送が行われ、基板がマ
ザーボードから取り外されたときには抵抗を介した経路
でシリアルデータの伝送が行われるようにしている。こ
れにより、基板の取り外しによって発生するシリアルデ
ータ転送の断絶を、より低コストの抵抗の追加によって
解決することができる。また、請求項３および４に係る
データ転送システムでは、マザーボードを介して基板間
のデータ授受をシリアルデータ転送によって行う場合
に、マザーボード上に具備されて、一の基板上のパラレ
ル／シリアル変換手段またはシリアル／パラレル変換手
段へ供給するシリアルデータの信号線と該パラレル／シ
リアル変換手段またはシリアル／パラレル変換手段から
出力されるシリアルデータの信号線との間に接続され、
入力信号線から出力信号線へのシリアルデータの伝送を
制御するトライステートバッファによって、基板がマザ
ーボードに取り付けられているときには、トライステー
トバッファを非活性の状態にして、パラレル／シリアル
変換手段またはシリアル／パラレル変換手段を介した経
路でシリアルデータの伝送が行われ、また、基板がマザ
ーボードから取り外されたときには、トライステートバ
ッファを活性化して、該トライステートバッファを介し
た経路でシリアルデータの伝送が行われるようにしてい
る。これにより、基板の取り外しによって発生するシリ
アルデータ転送の断絶を、より低コストのトライステー
トバッファの追加によって解決することができる。
に、本発明の請求項１に係るデータ転送システムは、マ
ザーボードを介して基板間のデータ授受をシリアルデー
タ転送によって行うデータ転送システムにおいて、前記
基板は、パラレルデータをシリアルデータに変換するパ
ラレル／シリアル変換手段を具備し、前記マザーボード
は、前記一の基板上のパラレル／シリアル変換手段へ供
給するシリアルデータの信号線と該パラレル／シリアル
変換手段から出力されるシリアルデータの信号線との間
に接続される抵抗を具備するものである。また、請求項
２に係るデータ転送システムは、マザーボードを介して
基板間のデータ授受をシリアルデータ転送によって行う
データ転送システムにおいて、前記基板は、シリアルデ
ータをパラレルデータに変換するシリアル／パラレル変
換手段を具備し、前記マザーボードは、前記一の基板上
のシリアル／パラレル変換手段へ供給するシリアルデー
タの信号線と該シリアル／パラレル変換手段から出力さ
れるシリアルデータの信号線との間に接続される抵抗を
具備するものである。また、請求項３に係るデータ転送
システムは、マザーボードを介して基板間のデータ授受
をシリアルデータ転送によって行うデータ転送システム
において、前記基板は、パラレルデータをシリアルデー
タに変換するパラレル／シリアル変換手段を具備し、前
記マザーボードは、前記一の基板上のパラレル／シリア
ル変換手段へ供給するシリアルデータの入力信号線と該
パラレル／シリアル変換手段から出力されるシリアルデ
ータの出力信号線との間に接続され、前記入力信号線か
ら前記出力信号線へのシリアルデータの伝送を制御する
トライステートバッファを具備し、前記トライステート
バッファは、前記一の基板が前記マザーボードに取り付
けられていないときに、前記シリアルデータを伝送する
べく活性化されるものである。さらに、請求項４に係る
データ転送システムは、マザーボードを介して基板間の
データ授受をシリアルデータ転送によって行うデータ転
送システムにおいて、前記基板は、シリアルデータをパ
ラレルデータに変換するシリアル／パラレル変換手段を
具備し、前記マザーボードは、前記一の基板上のシリア
ル／パラレル変換手段へ供給するシリアルデータの信号
線と該シリアル／パラレル変換手段から出力されるシリ
アルデータの信号線との間に接続され、前記入力信号線
から前記出力信号線へのシリアルデータの伝送を制御す
るトライステートバッファを具備し、前記トライステー
トバッファは、前記一の基板が前記マザーボードに取り
付けられていないときに、前記シリアルデータを伝送す
るべく活性化されるものである。本発明の請求項１およ
び２に係るデータ転送システムでは、マザーボードを介
して基板間のデータ授受をシリアルデータ転送によって
行う場合に、マザーボード上に具備されて、一の基板上
のパラレル／シリアル変換手段またはシリアル／パラレ
ル変換手段へ供給するシリアルデータの信号線と該パラ
レル／シリアル変換手段またはシリアル／パラレル変換
手段から出力されるシリアルデータの信号線との間に接
続される抵抗によって、基板がマザーボードに取り付け
られているときには、より電流の流れやすいパラレル／
シリアル変換手段またはシリアル／パラレル変換手段を
介した経路でシリアルデータの伝送が行われ、基板がマ
ザーボードから取り外されたときには抵抗を介した経路
でシリアルデータの伝送が行われるようにしている。こ
れにより、基板の取り外しによって発生するシリアルデ
ータ転送の断絶を、より低コストの抵抗の追加によって
解決することができる。また、請求項３および４に係る
データ転送システムでは、マザーボードを介して基板間
のデータ授受をシリアルデータ転送によって行う場合
に、マザーボード上に具備されて、一の基板上のパラレ
ル／シリアル変換手段またはシリアル／パラレル変換手
段へ供給するシリアルデータの信号線と該パラレル／シ
リアル変換手段またはシリアル／パラレル変換手段から
出力されるシリアルデータの信号線との間に接続され、
入力信号線から出力信号線へのシリアルデータの伝送を
制御するトライステートバッファによって、基板がマザ
ーボードに取り付けられているときには、トライステー
トバッファを非活性の状態にして、パラレル／シリアル
変換手段またはシリアル／パラレル変換手段を介した経
路でシリアルデータの伝送が行われ、また、基板がマザ
ーボードから取り外されたときには、トライステートバ
ッファを活性化して、該トライステートバッファを介し
た経路でシリアルデータの伝送が行われるようにしてい
る。これにより、基板の取り外しによって発生するシリ
アルデータ転送の断絶を、より低コストのトライステー
トバッファの追加によって解決することができる。
【０００５】
【発明の実施の形態】以下、本発明のデータ転送システ
ムの実施の形態について、〔第１の実施形態〕、〔第２
の実施形態〕の順に図面を参照して詳細に説明する。 〔第１の実施形態〕図１は本発明の第１の実施形態に係
るデータ転送システムの構成図である。同図において、
本実施形態のデータ転送システムは、マザーボード１０
１、第１入出力基板１０２、第２入出力基板１０３およ
びコントロール部１０５を備えて構成され、第１入出力
基板１０２、第２入出力基板１０３およびコントロール
部１０５の間のデータ転送を、マザーボード１０１上に
布線されたシリアルデータの信号線を介して行うもので
ある。第１入出力基板１０２および第２入出力基板１０
３は、それぞれ、シリアルデータをパラレルデータに変
換するシリアル／パラレル変換手段としてのシフトレジ
スタ１２１，１３１（何れも「ＨＣ５９５」相当のＩＣ
が使用される）と、パラレルデータをシリアルデータに
変換するパラレル／シリアル変換手段としてのシフトレ
ジスタ１２２，１３２（何れも「ＨＣ５９７」相当のＩ
Ｃが使用される）とを備えた構成である。また、マザー
ボード１０１は、第１入出力基板１０２上のシフトレジ
スタ１２１へ端子１５３を介して供給するシリアルデー
タの信号線と該シフトレジスタ１２１から端子１５４を
介して出力されるシリアルデータの信号線との間に接続
される第１抵抗１１１と、第１入出力基板１０２上のシ
フトレジスタ１２２へ端子１５７を介して供給するシリ
アルデータの信号線と該シフトレジスタ１２２から端子
１５６を介して出力されるシリアルデータの信号線との
間に接続される第２抵抗１１２とを備えた構成である。
コントロール部１０５の端子１５２から出力されるシリ
アルデータは、第１入出力基板１０２の端子１５３を通
ってシフトレジスタ１２１に供給され、また該シフトレ
ジスタ１２１を介したシリアルデータは、第１入出力基
板１０２の端子１５４および第２入出力基板１０３の端
子１５８を通ってシフトレジスタ１３１にも供給されて
いる。第１入出力基板１０２および第２入出力基板１０
３において、該シリアルデータを基板内に取り込む際に
は、それぞれシフトレジスタ１２１および１３１によっ
て、該シリアルデータをパラレル変換する。また、第１
入出力基板１０２内のシフトレジスタ１２２および第２
入出力基板１０３内のシフトレジスタ１３２は、それぞ
れ内部のパラレルデータをシリアルデータに変換してお
り、該シリアルデータは、シフトレジスタ１３２，端子
１６０，端子１５７，シフトレジスタ１２２，端子１５
６の経路を辿る信号線を介して、コントロール部１０５
の端子１５１に供給されている。すなわち、マザーボー
ド１０１に第１入出力基板１０２が取り付けられている
ときには、シリアルデータの信号線経路に第１抵抗１１
１および第２抵抗１１２が接続されていても、シフトレ
ジスタ１２１および１２２によってダイレクトに駆動さ
れる信号の方が強いので、より電流の流れやすいシフト
レジスタ１２１または１２２を介した経路でシリアルデ
ータの伝送が行われることとなる。ところが、図２に示
すように、図１の本実施形態の構成から第１入出力基板
１０２を取り外した構成としたときには、シフトレジス
タ１２１へ供給されるべきシリアルデータの信号線と該
シフトレジスタ１２１から出力されるべきシリアルデー
タの信号線とが第１抵抗１１１を介して接続され、ま
た、シフトレジスタ１２２へ供給されるべきシリアルデ
ータの信号線と該シフトレジスタ１２２から出力される
べきシリアルデータの信号線とが第２抵抗１１２を介し
て接続されているので、シリアルデータの信号線経路は
寸断されることなく、第１抵抗１１１および第２抵抗１
１２を介した経路でシリアルデータの伝送が行われるこ
ととなる。以上のように、本実施形態のデータ転送シス
テムでは、マザーボード１０１上に、第１入出力基板１
０２に供給されるシリアルデータの信号線と該第１入出
力基板１０２から戻ってくるシリアルデータの信号線と
の間に抵抗１１１，１１２を接続した構成としたので、
第１入出力基板１０２の取り外しによって発生するシリ
アルデータ転送の断絶を、より低コストの抵抗の追加に
よって解決することができる。尚、本実施形態のデータ
転送システムでは、取り外される可能性のある第１入出
力基板１０２に対して抵抗１１１，１１２を付加する構
成とした。このように、抵抗の付加は、取り外される可
能性のある基板に対して行えばよく、第２入出力基板１
０３のように取り外される可能性のない基板に対して付
加する必要はない。
ムの実施の形態について、〔第１の実施形態〕、〔第２
の実施形態〕の順に図面を参照して詳細に説明する。 〔第１の実施形態〕図１は本発明の第１の実施形態に係
るデータ転送システムの構成図である。同図において、
本実施形態のデータ転送システムは、マザーボード１０
１、第１入出力基板１０２、第２入出力基板１０３およ
びコントロール部１０５を備えて構成され、第１入出力
基板１０２、第２入出力基板１０３およびコントロール
部１０５の間のデータ転送を、マザーボード１０１上に
布線されたシリアルデータの信号線を介して行うもので
ある。第１入出力基板１０２および第２入出力基板１０
３は、それぞれ、シリアルデータをパラレルデータに変
換するシリアル／パラレル変換手段としてのシフトレジ
スタ１２１，１３１（何れも「ＨＣ５９５」相当のＩＣ
が使用される）と、パラレルデータをシリアルデータに
変換するパラレル／シリアル変換手段としてのシフトレ
ジスタ１２２，１３２（何れも「ＨＣ５９７」相当のＩ
Ｃが使用される）とを備えた構成である。また、マザー
ボード１０１は、第１入出力基板１０２上のシフトレジ
スタ１２１へ端子１５３を介して供給するシリアルデー
タの信号線と該シフトレジスタ１２１から端子１５４を
介して出力されるシリアルデータの信号線との間に接続
される第１抵抗１１１と、第１入出力基板１０２上のシ
フトレジスタ１２２へ端子１５７を介して供給するシリ
アルデータの信号線と該シフトレジスタ１２２から端子
１５６を介して出力されるシリアルデータの信号線との
間に接続される第２抵抗１１２とを備えた構成である。
コントロール部１０５の端子１５２から出力されるシリ
アルデータは、第１入出力基板１０２の端子１５３を通
ってシフトレジスタ１２１に供給され、また該シフトレ
ジスタ１２１を介したシリアルデータは、第１入出力基
板１０２の端子１５４および第２入出力基板１０３の端
子１５８を通ってシフトレジスタ１３１にも供給されて
いる。第１入出力基板１０２および第２入出力基板１０
３において、該シリアルデータを基板内に取り込む際に
は、それぞれシフトレジスタ１２１および１３１によっ
て、該シリアルデータをパラレル変換する。また、第１
入出力基板１０２内のシフトレジスタ１２２および第２
入出力基板１０３内のシフトレジスタ１３２は、それぞ
れ内部のパラレルデータをシリアルデータに変換してお
り、該シリアルデータは、シフトレジスタ１３２，端子
１６０，端子１５７，シフトレジスタ１２２，端子１５
６の経路を辿る信号線を介して、コントロール部１０５
の端子１５１に供給されている。すなわち、マザーボー
ド１０１に第１入出力基板１０２が取り付けられている
ときには、シリアルデータの信号線経路に第１抵抗１１
１および第２抵抗１１２が接続されていても、シフトレ
ジスタ１２１および１２２によってダイレクトに駆動さ
れる信号の方が強いので、より電流の流れやすいシフト
レジスタ１２１または１２２を介した経路でシリアルデ
ータの伝送が行われることとなる。ところが、図２に示
すように、図１の本実施形態の構成から第１入出力基板
１０２を取り外した構成としたときには、シフトレジス
タ１２１へ供給されるべきシリアルデータの信号線と該
シフトレジスタ１２１から出力されるべきシリアルデー
タの信号線とが第１抵抗１１１を介して接続され、ま
た、シフトレジスタ１２２へ供給されるべきシリアルデ
ータの信号線と該シフトレジスタ１２２から出力される
べきシリアルデータの信号線とが第２抵抗１１２を介し
て接続されているので、シリアルデータの信号線経路は
寸断されることなく、第１抵抗１１１および第２抵抗１
１２を介した経路でシリアルデータの伝送が行われるこ
ととなる。以上のように、本実施形態のデータ転送シス
テムでは、マザーボード１０１上に、第１入出力基板１
０２に供給されるシリアルデータの信号線と該第１入出
力基板１０２から戻ってくるシリアルデータの信号線と
の間に抵抗１１１，１１２を接続した構成としたので、
第１入出力基板１０２の取り外しによって発生するシリ
アルデータ転送の断絶を、より低コストの抵抗の追加に
よって解決することができる。尚、本実施形態のデータ
転送システムでは、取り外される可能性のある第１入出
力基板１０２に対して抵抗１１１，１１２を付加する構
成とした。このように、抵抗の付加は、取り外される可
能性のある基板に対して行えばよく、第２入出力基板１
０３のように取り外される可能性のない基板に対して付
加する必要はない。
【０００６】〔第２の実施形態〕図３は本発明の第２の
実施形態に係るデータ転送システムの構成図である。同
図において、本実施形態のデータ転送システムは、マザ
ーボード３０１、第１入出力基板３０２、第２入出力基
板３０３およびコントロール部３０５を備えて構成さ
れ、第１入出力基板３０２、第２入出力基板３０３およ
びコントロール部３０５の間のデータ転送を、マザーボ
ード３０１上に布線されたシリアルデータの信号線を介
して行うものである。第１入出力基板３０２および第２
入出力基板３０３は、第１の実施形態と同様に、それぞ
れ、シリアルデータをパラレルデータに変換するシリア
ル／パラレル変換手段としてのシフトレジスタ３２１，
３３１（何れも「ＨＣ５９５」相当のＩＣが使用され
る）と、パラレルデータをシリアルデータに変換するパ
ラレル／シリアル変換手段としてのシフトレジスタ３２
２，３３２（何れも「ＨＣ５９７」相当のＩＣが使用さ
れる）とを備えた構成である。また、マザーボード３０
１は、第１入出力基板３０２上のシフトレジスタ３２１
へ端子３５３を介して供給するシリアルデータの信号線
と該シフトレジスタ３２１から端子３５４を介して出力
されるシリアルデータの信号線との間に接続され、入力
信号線から出力信号線へのシリアルデータの伝送を制御
する第１トライステートバッファ３１１（「ＨＣ１２
６」相当のＩＣが使用される）と、第１入出力基板３０
２上のシフトレジスタ３２２へ端子３５７を介して供給
するシリアルデータの信号線と該シフトレジスタ３２２
から端子３５６を介して出力されるシリアルデータの信
号線との間に接続され、入力信号線から前記出力信号線
へのシリアルデータの伝送を制御する第２トライステー
トバッファ３１２（「ＨＣ１２６」相当のＩＣが使用さ
れる）とを備えた構成である。トライステートバッファ
３１１，３１２の伝送動作を活性／非活性化させるイネ
ーブル信号の入力端子は、一端がマザーボード３０１上
の電源電位ＶＣＣに接続され、他端が端子３５５を介し
て第１入出力基板３０２上の接地電位ＧＮＤに接続され
た抵抗３１３の他端が接続されている。図３の状態で
は、トライステートバッファ３１１，３１２のイネーブ
ル信号入力端子は”Ｌ”レベルであり、トライステート
バッファ３１１，３１２の伝送動作が非活性化されて、
トライステートバッファ３１１，３１２の出力の電位は
フローティング状態（ハイインピーダンス状態）となっ
ているので、トライステートバッファ３１１，３１２は
シリアルデータの信号線に対して何ら電気的な影響を与
えない。つまり、コントロール部３０５の端子３５２か
ら出力されるシリアルデータは、第１入出力基板３０２
の端子３５３を通ってシフトレジスタ３２１に供給さ
れ、また該シフトレジスタ３２１を介したシリアルデー
タは、第１入出力基板３０２の端子３５４および第２入
出力基板３０３の端子３５８を通ってシフトレジスタ３
３１にも供給されている。第１入出力基板３０２および
第２入出力基板３０３において、該シリアルデータを基
板内に取り込む際には、それぞれシフトレジスタ３２１
および３３１によって、該シリアルデータをパラレル変
換する。また、第１入出力基板３０２内のシフトレジス
タ３２２および第２入出力基板３０３内のシフトレジス
タ３３２は、それぞれ内部のパラレルデータをシリアル
データに変換しており、該シリアルデータは、シフトレ
ジスタ３３２，端子３６０，端子３５７，シフトレジス
タ３２２，端子３５６の経路を辿る信号線を介して、コ
ントロール部３０５の端子３５１に供給されている。す
なわち、マザーボード３０１に第１入出力基板３０２が
取り付けられているときには、シリアルデータの信号線
経路に第１トライステートバッファ３１１および第２ト
ライステートバッファ３１２が接続されていても、シリ
アルデータの信号線に対して電気的な影響を与えないの
で、シフトレジスタ３２１または３２２を介した経路で
シリアルデータの伝送が行われることとなる。ところ
が、図４に示すように、図３の本実施形態の構成から第
１入出力基板３０２を取り外した構成としたときには、
トライステートバッファ３１１，３１２のイネーブル信
号入力端子は、電源電位ＶＣＣへのプルアップによっ
て”Ｈ”レベルとなり、トライステートバッファ３１
１，３１２の伝送動作が活性化されるので、トライステ
ートバッファ３１１，３１２はシリアルデータの信号線
の経路を構成することになる。つまり、シフトレジスタ
３２１へ供給されるべきシリアルデータの信号線と該シ
フトレジスタ３２１から出力されるべきシリアルデータ
の信号線とが第１トライステートバッファ３１１を介し
て接続され、また、シフトレジスタ３２２へ供給される
べきシリアルデータの信号線と該シフトレジスタ３２２
から出力されるべきシリアルデータの信号線とが第２ト
ライステートバッファ３１２を介して接続されているの
で、シリアルデータの信号線経路は寸断されることな
く、第１トライステートバッファ３１１および第２トラ
イステートバッファ３１２を介した経路でシリアルデー
タの伝送が行われることとなる。以上のように、本実施
形態のデータ転送システムでは、マザーボード３０１上
に、第１入出力基板３０２に供給されるシリアルデータ
の信号線と該第１入出力基板３０２から戻ってくるシリ
アルデータの信号線との間にトライステートバッファ３
１１，３１２を接続した構成としたので、第１入出力基
板３０２の取り外しによって発生するシリアルデータ転
送の断絶を、より低コストのトライステートバッファの
追加によって解決することができる。尚、本実施形態の
データ転送システムでは、取り外される可能性のある第
１入出力基板３０２に対してトライステートバッファ３
１１，３１２を付加する構成とした。このように、トラ
イステートバッファの付加は、取り外される可能性のあ
る基板に対して行えばよく、第２入出力基板３０３のよ
うに取り外される可能性のない基板に対して付加する必
要はない。
実施形態に係るデータ転送システムの構成図である。同
図において、本実施形態のデータ転送システムは、マザ
ーボード３０１、第１入出力基板３０２、第２入出力基
板３０３およびコントロール部３０５を備えて構成さ
れ、第１入出力基板３０２、第２入出力基板３０３およ
びコントロール部３０５の間のデータ転送を、マザーボ
ード３０１上に布線されたシリアルデータの信号線を介
して行うものである。第１入出力基板３０２および第２
入出力基板３０３は、第１の実施形態と同様に、それぞ
れ、シリアルデータをパラレルデータに変換するシリア
ル／パラレル変換手段としてのシフトレジスタ３２１，
３３１（何れも「ＨＣ５９５」相当のＩＣが使用され
る）と、パラレルデータをシリアルデータに変換するパ
ラレル／シリアル変換手段としてのシフトレジスタ３２
２，３３２（何れも「ＨＣ５９７」相当のＩＣが使用さ
れる）とを備えた構成である。また、マザーボード３０
１は、第１入出力基板３０２上のシフトレジスタ３２１
へ端子３５３を介して供給するシリアルデータの信号線
と該シフトレジスタ３２１から端子３５４を介して出力
されるシリアルデータの信号線との間に接続され、入力
信号線から出力信号線へのシリアルデータの伝送を制御
する第１トライステートバッファ３１１（「ＨＣ１２
６」相当のＩＣが使用される）と、第１入出力基板３０
２上のシフトレジスタ３２２へ端子３５７を介して供給
するシリアルデータの信号線と該シフトレジスタ３２２
から端子３５６を介して出力されるシリアルデータの信
号線との間に接続され、入力信号線から前記出力信号線
へのシリアルデータの伝送を制御する第２トライステー
トバッファ３１２（「ＨＣ１２６」相当のＩＣが使用さ
れる）とを備えた構成である。トライステートバッファ
３１１，３１２の伝送動作を活性／非活性化させるイネ
ーブル信号の入力端子は、一端がマザーボード３０１上
の電源電位ＶＣＣに接続され、他端が端子３５５を介し
て第１入出力基板３０２上の接地電位ＧＮＤに接続され
た抵抗３１３の他端が接続されている。図３の状態で
は、トライステートバッファ３１１，３１２のイネーブ
ル信号入力端子は”Ｌ”レベルであり、トライステート
バッファ３１１，３１２の伝送動作が非活性化されて、
トライステートバッファ３１１，３１２の出力の電位は
フローティング状態（ハイインピーダンス状態）となっ
ているので、トライステートバッファ３１１，３１２は
シリアルデータの信号線に対して何ら電気的な影響を与
えない。つまり、コントロール部３０５の端子３５２か
ら出力されるシリアルデータは、第１入出力基板３０２
の端子３５３を通ってシフトレジスタ３２１に供給さ
れ、また該シフトレジスタ３２１を介したシリアルデー
タは、第１入出力基板３０２の端子３５４および第２入
出力基板３０３の端子３５８を通ってシフトレジスタ３
３１にも供給されている。第１入出力基板３０２および
第２入出力基板３０３において、該シリアルデータを基
板内に取り込む際には、それぞれシフトレジスタ３２１
および３３１によって、該シリアルデータをパラレル変
換する。また、第１入出力基板３０２内のシフトレジス
タ３２２および第２入出力基板３０３内のシフトレジス
タ３３２は、それぞれ内部のパラレルデータをシリアル
データに変換しており、該シリアルデータは、シフトレ
ジスタ３３２，端子３６０，端子３５７，シフトレジス
タ３２２，端子３５６の経路を辿る信号線を介して、コ
ントロール部３０５の端子３５１に供給されている。す
なわち、マザーボード３０１に第１入出力基板３０２が
取り付けられているときには、シリアルデータの信号線
経路に第１トライステートバッファ３１１および第２ト
ライステートバッファ３１２が接続されていても、シリ
アルデータの信号線に対して電気的な影響を与えないの
で、シフトレジスタ３２１または３２２を介した経路で
シリアルデータの伝送が行われることとなる。ところ
が、図４に示すように、図３の本実施形態の構成から第
１入出力基板３０２を取り外した構成としたときには、
トライステートバッファ３１１，３１２のイネーブル信
号入力端子は、電源電位ＶＣＣへのプルアップによっ
て”Ｈ”レベルとなり、トライステートバッファ３１
１，３１２の伝送動作が活性化されるので、トライステ
ートバッファ３１１，３１２はシリアルデータの信号線
の経路を構成することになる。つまり、シフトレジスタ
３２１へ供給されるべきシリアルデータの信号線と該シ
フトレジスタ３２１から出力されるべきシリアルデータ
の信号線とが第１トライステートバッファ３１１を介し
て接続され、また、シフトレジスタ３２２へ供給される
べきシリアルデータの信号線と該シフトレジスタ３２２
から出力されるべきシリアルデータの信号線とが第２ト
ライステートバッファ３１２を介して接続されているの
で、シリアルデータの信号線経路は寸断されることな
く、第１トライステートバッファ３１１および第２トラ
イステートバッファ３１２を介した経路でシリアルデー
タの伝送が行われることとなる。以上のように、本実施
形態のデータ転送システムでは、マザーボード３０１上
に、第１入出力基板３０２に供給されるシリアルデータ
の信号線と該第１入出力基板３０２から戻ってくるシリ
アルデータの信号線との間にトライステートバッファ３
１１，３１２を接続した構成としたので、第１入出力基
板３０２の取り外しによって発生するシリアルデータ転
送の断絶を、より低コストのトライステートバッファの
追加によって解決することができる。尚、本実施形態の
データ転送システムでは、取り外される可能性のある第
１入出力基板３０２に対してトライステートバッファ３
１１，３１２を付加する構成とした。このように、トラ
イステートバッファの付加は、取り外される可能性のあ
る基板に対して行えばよく、第２入出力基板３０３のよ
うに取り外される可能性のない基板に対して付加する必
要はない。
【０００７】
【発明の効果】以上説明したように、本発明の請求項１
および２に係るデータ転送システムによれば、マザーボ
ードを介して基板間のデータ授受をシリアルデータ転送
によって行う場合に、マザーボード上に具備されて、一
の基板上のパラレル／シリアル変換手段またはシリアル
／パラレル変換手段へ供給するシリアルデータの信号線
と該パラレル／シリアル変換手段またはシリアル／パラ
レル変換手段から出力されるシリアルデータの信号線と
の間に接続される抵抗によって、基板がマザーボードに
取り付けられているときには、より電流の流れやすいパ
ラレル／シリアル変換手段またはシリアル／パラレル変
換手段を介した経路でシリアルデータの伝送を行い、基
板がマザーボードから取り外されたときには抵抗を介し
た経路でシリアルデータの伝送を行うこととしたので、
基板の取り外しによって発生するシリアルデータ転送の
断絶を、より低コストの抵抗の追加によって解決し得る
データ転送システムを提供することができる。また、本
発明の請求項３および４に係るデータ転送システムによ
れば、マザーボードを介して基板間のデータ授受をシリ
アルデータ転送によって行う場合に、マザーボード上に
具備されて、一の基板上のパラレル／シリアル変換手段
またはシリアル／パラレル変換手段へ供給するシリアル
データの信号線と該パラレル／シリアル変換手段または
シリアル／パラレル変換手段から出力されるシリアルデ
ータの信号線との間に接続され、入力信号線から出力信
号線へのシリアルデータの伝送を制御するトライステー
トバッファによって、基板がマザーボードに取り付けら
れているときには、トライステートバッファを非活性の
状態にして、パラレル／シリアル変換手段またはシリア
ル／パラレル変換手段を介した経路でシリアルデータの
伝送を行い、また、基板がマザーボードから取り外され
たときには、トライステートバッファを活性化して、該
トライステートバッファを介した経路でシリアルデータ
の伝送を行うこととしたので、基板の取り外しによって
発生するシリアルデータ転送の断絶を、より低コストの
トライステートバッファの追加によって解決し得るデー
タ転送システムを提供することができる。
および２に係るデータ転送システムによれば、マザーボ
ードを介して基板間のデータ授受をシリアルデータ転送
によって行う場合に、マザーボード上に具備されて、一
の基板上のパラレル／シリアル変換手段またはシリアル
／パラレル変換手段へ供給するシリアルデータの信号線
と該パラレル／シリアル変換手段またはシリアル／パラ
レル変換手段から出力されるシリアルデータの信号線と
の間に接続される抵抗によって、基板がマザーボードに
取り付けられているときには、より電流の流れやすいパ
ラレル／シリアル変換手段またはシリアル／パラレル変
換手段を介した経路でシリアルデータの伝送を行い、基
板がマザーボードから取り外されたときには抵抗を介し
た経路でシリアルデータの伝送を行うこととしたので、
基板の取り外しによって発生するシリアルデータ転送の
断絶を、より低コストの抵抗の追加によって解決し得る
データ転送システムを提供することができる。また、本
発明の請求項３および４に係るデータ転送システムによ
れば、マザーボードを介して基板間のデータ授受をシリ
アルデータ転送によって行う場合に、マザーボード上に
具備されて、一の基板上のパラレル／シリアル変換手段
またはシリアル／パラレル変換手段へ供給するシリアル
データの信号線と該パラレル／シリアル変換手段または
シリアル／パラレル変換手段から出力されるシリアルデ
ータの信号線との間に接続され、入力信号線から出力信
号線へのシリアルデータの伝送を制御するトライステー
トバッファによって、基板がマザーボードに取り付けら
れているときには、トライステートバッファを非活性の
状態にして、パラレル／シリアル変換手段またはシリア
ル／パラレル変換手段を介した経路でシリアルデータの
伝送を行い、また、基板がマザーボードから取り外され
たときには、トライステートバッファを活性化して、該
トライステートバッファを介した経路でシリアルデータ
の伝送を行うこととしたので、基板の取り外しによって
発生するシリアルデータ転送の断絶を、より低コストの
トライステートバッファの追加によって解決し得るデー
タ転送システムを提供することができる。
【図１】本発明の第１の実施形態に係るデータ転送シス
テムの構成図である。
テムの構成図である。
【図２】第１の実施形態の構成から第１入出力基板を取
り外したときの構成図である。
り外したときの構成図である。
【図３】本発明の第２の実施形態に係るデータ転送シス
テムの構成図である。
テムの構成図である。
【図４】第２の実施形態の構成から第１入出力基板を取
り外したときの構成図である。
り外したときの構成図である。
【図５】従来のデータ転送システムの構成である。
【図６】従来のデータ転送システムの構成から第１入出
力基板を取り外したときの構成図である。
力基板を取り外したときの構成図である。
１０１，３０１，５０１ マザーボード １０２，３０２，５０２ 第１入出力基板 １０３，３０３，５０３ 第２入出力基板 １０５，３０５，５０５ コントロール部 １１１ 第１抵抗 １１２ 第２抵抗 １２１，３２１，５２１ シフトレジスタ（シリアル／
パラレル変換手段） １３１，３３１，５３１ シフトレジスタ（シリアル／
パラレル変換手段） １２２，３２２，５２２ シフトレジスタ（パラレル／
シリアル変換手段） １３２，３３２，５３２ シフトレジスタ（パラレル／
シリアル変換手段） １５１〜１６１，３５１〜３６１，５５１〜５６１ 端
子 ３１１ 第１トライステートバッファ ３１２ 第２トライステートバッファ ３１３ 抵抗 ＶＣＣ 電源電位 ＧＮＤ 接地電位
パラレル変換手段） １３１，３３１，５３１ シフトレジスタ（シリアル／
パラレル変換手段） １２２，３２２，５２２ シフトレジスタ（パラレル／
シリアル変換手段） １３２，３３２，５３２ シフトレジスタ（パラレル／
シリアル変換手段） １５１〜１６１，３５１〜３６１，５５１〜５６１ 端
子 ３１１ 第１トライステートバッファ ３１２ 第２トライステートバッファ ３１３ 抵抗 ＶＣＣ 電源電位 ＧＮＤ 接地電位
Claims (4)
- 【請求項１】 マザーボードを介して基板間のデータ授
受をシリアルデータ転送によって行うデータ転送システ
ムにおいて、 前記基板は、パラレルデータをシリアルデータに変換す
るパラレル／シリアル変換手段を有し、 前記マザーボードは、前記一の基板上のパラレル／シリ
アル変換手段へ供給するシリアルデータの信号線と該パ
ラレル／シリアル変換手段から出力されるシリアルデー
タの信号線との間に接続される抵抗を有すること、 を特徴とするデータ転送システム。 - 【請求項２】 マザーボードを介して基板間のデータ授
受をシリアルデータ転送によって行うデータ転送システ
ムにおいて、 前記基板は、シリアルデータをパラレルデータに変換す
るシリアル／パラレル変換手段を有し、 前記マザーボードは、前記一の基板上のシリアル／パラ
レル変換手段へ供給するシリアルデータの信号線と該シ
リアル／パラレル変換手段から出力されるシリアルデー
タの信号線との間に接続される抵抗を有すること、 を特徴とするデータ転送システム。 - 【請求項３】 マザーボードを介して基板間のデータ授
受をシリアルデータ転送によって行うデータ転送システ
ムにおいて、 前記基板は、パラレルデータをシリアルデータに変換す
るパラレル／シリアル変換手段を有し、 前記マザーボードは、前記一の基板上のパラレル／シリ
アル変換手段へ供給するシリアルデータの入力信号線と
該パラレル／シリアル変換手段から出力されるシリアル
データの出力信号線との間に接続され、前記入力信号線
から前記出力信号線へのシリアルデータの伝送を制御す
るトライステートバッファを有し、 前記トライステートバッファは、前記一の基板が前記マ
ザーボードに取り付けられていないときに、前記シリア
ルデータを伝送するべく活性化されること、 を特徴とするデータ転送システム。 - 【請求項４】 マザーボードを介して基板間のデータ授
受をシリアルデータ転送によって行うデータ転送システ
ムにおいて、 前記基板は、シリアルデータをパラレルデータに変換す
るシリアル／パラレル変換手段を有し、 前記マザーボードは、前記一の基板上のシリアル／パラ
レル変換手段へ供給するシリアルデータの信号線と該シ
リアル／パラレル変換手段から出力されるシリアルデー
タの信号線との間に接続され、前記入力信号線から前記
出力信号線へのシリアルデータの伝送を制御するトライ
ステートバッファを有し、 前記トライステートバッファは、前記一の基板が前記マ
ザーボードに取り付けられていないときに、前記シリア
ルデータを伝送するべく活性化されること、 を特徴とするデータ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24875797A JPH1185348A (ja) | 1997-09-12 | 1997-09-12 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24875797A JPH1185348A (ja) | 1997-09-12 | 1997-09-12 | データ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185348A true JPH1185348A (ja) | 1999-03-30 |
Family
ID=17182935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24875797A Pending JPH1185348A (ja) | 1997-09-12 | 1997-09-12 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185348A (ja) |
-
1997
- 1997-09-12 JP JP24875797A patent/JPH1185348A/ja active Pending
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