JPH1169806A - 直流電源装置 - Google Patents
直流電源装置Info
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- JPH1169806A JPH1169806A JP22392497A JP22392497A JPH1169806A JP H1169806 A JPH1169806 A JP H1169806A JP 22392497 A JP22392497 A JP 22392497A JP 22392497 A JP22392497 A JP 22392497A JP H1169806 A JPH1169806 A JP H1169806A
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Abstract
(57)【要約】
【課題】 軽負荷時において直流電源装置の高安定なス
イッチング制御を可能にする。 【解決手段】 本発明による直流電源装置は、制御回路
１３内に、出力電圧検出回路１０の帰還制御信号ＶFBに
基づいてコンデンサ５２の充電電圧を可変する基準信号
発生回路５５と、基準信号発生回路５５のコンデンサ５
２の充電電圧ＶCと電流検出用抵抗１１の検出電流に対
応する電圧ＶAとを比較するコンパレータ５１内の第１
の比較手段と、ＭＯＳ-ＦＥＴ５の制限電流値に対応す
る抵抗２３、２４の接続点Ｂの電圧ＶBと電流検出用抵
抗１１の検出電流に対応する電圧ＶAとを比較するコン
パレータ５１内の第２の比較手段とを有し、第１の比較
手段の比較出力信号によりＭＯＳ-ＦＥＴ５に流れる電
流ＩDの最大値を制御して負荷９に供給される直流出力
電圧ＶOUTを一定値に制御し、帰還制御信号ＶFBが略０
のときに第２の比較手段の比較出力信号によりＭＯＳ-
ＦＥＴ５に流れる電流ＩDを一定値に制限する。
イッチング制御を可能にする。 【解決手段】 本発明による直流電源装置は、制御回路
１３内に、出力電圧検出回路１０の帰還制御信号ＶFBに
基づいてコンデンサ５２の充電電圧を可変する基準信号
発生回路５５と、基準信号発生回路５５のコンデンサ５
２の充電電圧ＶCと電流検出用抵抗１１の検出電流に対
応する電圧ＶAとを比較するコンパレータ５１内の第１
の比較手段と、ＭＯＳ-ＦＥＴ５の制限電流値に対応す
る抵抗２３、２４の接続点Ｂの電圧ＶBと電流検出用抵
抗１１の検出電流に対応する電圧ＶAとを比較するコン
パレータ５１内の第２の比較手段とを有し、第１の比較
手段の比較出力信号によりＭＯＳ-ＦＥＴ５に流れる電
流ＩDの最大値を制御して負荷９に供給される直流出力
電圧ＶOUTを一定値に制御し、帰還制御信号ＶFBが略０
のときに第２の比較手段の比較出力信号によりＭＯＳ-
ＦＥＴ５に流れる電流ＩDを一定値に制限する。
Description
【０００１】
【発明の属する技術分野】本発明は、軽負荷時において
も高安定なスイッチング制御が可能な直流電源装置に関
するものである。
も高安定なスイッチング制御が可能な直流電源装置に関
するものである。
【０００２】
【従来の技術】従来の直流電源装置は、例えば図４に示
すように、バッテリ又は整流回路等の直流電源が接続さ
れる直流入力端子１、２と、直流入力端子１、２間に接
続された入力平滑コンデンサ３と、１次〜３次巻線４a
〜４cを有するトランス４と、入力平滑コンデンサ３の
両端に直列接続されたトランス４の１次巻線４a及びス
イッチング素子としてのＭＯＳ-ＦＥＴ５と、トランス
４の２次巻線４bに整流用ダイオード６及び出力平滑コ
ンデンサ７から成る整流平滑回路８を介して接続される
負荷９と、負荷９の電圧を検出して帰還制御信号ＶFBを
生成する出力電圧検出手段としての出力電圧検出回路１
０と、ＭＯＳ-ＦＥＴ５と直列に接続されかつＭＯＳ-Ｆ
ＥＴ５に流れる電流をそれに対応する電圧として検出す
る電流検出手段としての電流検出用抵抗１１と、フォト
カプラ１２の発光部１２a及び受光部１２bを介して帰還
信号入力端子１３aに入力される出力電圧検出回路１０
の帰還制御信号ＶFBと電流検出信号入力端子１３bに入
力される電流検出用抵抗１１の電流検出信号ＶISに基づ
いて制御信号出力端子１３dからＭＯＳ-ＦＥＴ５のゲー
ト端子（制御端子）に付与するオン幅可変・オフ幅一定
の制御パルス信号ＶGを出力する制御回路１３とを備え
ている。制御回路１３は、制御信号出力端子１３dから
出力される制御パルス信号ＶGのオン幅を帰還制御信号
ＶFB及び電流検出信号ＶISに基づいて可変することによ
り、ＭＯＳ-ＦＥＴ５をオン・オフ制御して負荷９に供
給する直流出力電圧ＶOUTを一定値に制御する。また、
図４に示す直流電源装置では、正側（＋側）の直流入力
端子１と制御回路１３の電源端子１３cとの間に接続さ
れた起動用抵抗１４と、トランス４の３次巻線４cと整
流用ダイオード１５と平滑コンデンサ１６とから成りか
つ制御回路１３の起動後に平滑コンデンサ１６の両端か
ら制御回路１３の電源端子１３cに駆動用電力を供給す
る制御電源回路１７と、ＭＯＳ-ＦＥＴ５及び電流検出
用抵抗１１の直列回路と並列に接続された電圧共振用コ
ンデンサ１８とを備えている。なお、図４の直流電源装
置におけるＭＯＳ-ＦＥＴ５及び制御回路１３は単一の
ＩＣモジュールとして一体に形成されている。
すように、バッテリ又は整流回路等の直流電源が接続さ
れる直流入力端子１、２と、直流入力端子１、２間に接
続された入力平滑コンデンサ３と、１次〜３次巻線４a
〜４cを有するトランス４と、入力平滑コンデンサ３の
両端に直列接続されたトランス４の１次巻線４a及びス
イッチング素子としてのＭＯＳ-ＦＥＴ５と、トランス
４の２次巻線４bに整流用ダイオード６及び出力平滑コ
ンデンサ７から成る整流平滑回路８を介して接続される
負荷９と、負荷９の電圧を検出して帰還制御信号ＶFBを
生成する出力電圧検出手段としての出力電圧検出回路１
０と、ＭＯＳ-ＦＥＴ５と直列に接続されかつＭＯＳ-Ｆ
ＥＴ５に流れる電流をそれに対応する電圧として検出す
る電流検出手段としての電流検出用抵抗１１と、フォト
カプラ１２の発光部１２a及び受光部１２bを介して帰還
信号入力端子１３aに入力される出力電圧検出回路１０
の帰還制御信号ＶFBと電流検出信号入力端子１３bに入
力される電流検出用抵抗１１の電流検出信号ＶISに基づ
いて制御信号出力端子１３dからＭＯＳ-ＦＥＴ５のゲー
ト端子（制御端子）に付与するオン幅可変・オフ幅一定
の制御パルス信号ＶGを出力する制御回路１３とを備え
ている。制御回路１３は、制御信号出力端子１３dから
出力される制御パルス信号ＶGのオン幅を帰還制御信号
ＶFB及び電流検出信号ＶISに基づいて可変することによ
り、ＭＯＳ-ＦＥＴ５をオン・オフ制御して負荷９に供
給する直流出力電圧ＶOUTを一定値に制御する。また、
図４に示す直流電源装置では、正側（＋側）の直流入力
端子１と制御回路１３の電源端子１３cとの間に接続さ
れた起動用抵抗１４と、トランス４の３次巻線４cと整
流用ダイオード１５と平滑コンデンサ１６とから成りか
つ制御回路１３の起動後に平滑コンデンサ１６の両端か
ら制御回路１３の電源端子１３cに駆動用電力を供給す
る制御電源回路１７と、ＭＯＳ-ＦＥＴ５及び電流検出
用抵抗１１の直列回路と並列に接続された電圧共振用コ
ンデンサ１８とを備えている。なお、図４の直流電源装
置におけるＭＯＳ-ＦＥＴ５及び制御回路１３は単一の
ＩＣモジュールとして一体に形成されている。
【０００３】制御回路１３は、電源端子１３cに接続さ
れた制御回路用レギュレータ２１と、帰還信号入力端子
１３aに入力される帰還制御信号ＶFBに基づいてＭＯＳ-
ＦＥＴ５の制限電流値に対応する基準電圧ＶBを発生す
る定電流回路２２及び抵抗２３、２４から成る基準電源
２５と、制御回路用レギュレータ２１の出力端子と電流
検出信号入力端子１３bとの間に直列に接続された抵抗
２６、２７と、基準電源２５の抵抗２３、２４の接続点
Ｂに接続された非反転入力端子２８aの電圧値と抵抗２
６、２７の接続点Ａに接続された反転入力端子２８bの
電圧値とを比較するコンパレータ２８と、制御回路用レ
ギュレータ２１からの出力信号によりＭＯＳ-ＦＥＴ５
のゲート端子に付与するオン幅可変・オフ幅一定の制御
パルス信号ＶGを発生する発振回路２９と、発振回路２
９の出力端子から制御信号出力端子１３dを介してＭＯ
Ｓ-ＦＥＴ５のゲート端子に接続された駆動回路３０
と、発振回路２９の出力端子と接地端子１３eとの間に
接続されかつコンパレータ２８の比較出力端子２８cか
らの出力信号によりオン状態となるトランジスタ３１と
から構成されている。発振回路２９は、抵抗３２、３
３、ダイオード３４、３５、トランジスタ３６、コンパ
レータ３７とオフ期間設定用のコンデンサ３８及び抵抗
３９から成り、オフ期間設定用のコンデンサ３８及び抵
抗３９の時定数により出力される制御パルス信号ＶGの
オフ幅が決定される。また、出力電圧検出回路１０は、
図５に示すように、出力電圧入力端子１０a、１０b間に
接続された２つの分圧用抵抗４１、４２と、ベース端子
が分圧用抵抗４１、４２の接続点に接続されかつコレク
タ端子が検出出力端子１０cに接続された誤差増幅用ト
ランジスタ４３と、分圧用抵抗４２及び誤差増幅用トラ
ンジスタ４３のエミッタ端子間に接続された定電圧ダイ
オード４４と、分圧用抵抗４１及び誤差増幅用トランジ
スタ４３のエミッタ端子間に接続された抵抗４５とから
構成されている。
れた制御回路用レギュレータ２１と、帰還信号入力端子
１３aに入力される帰還制御信号ＶFBに基づいてＭＯＳ-
ＦＥＴ５の制限電流値に対応する基準電圧ＶBを発生す
る定電流回路２２及び抵抗２３、２４から成る基準電源
２５と、制御回路用レギュレータ２１の出力端子と電流
検出信号入力端子１３bとの間に直列に接続された抵抗
２６、２７と、基準電源２５の抵抗２３、２４の接続点
Ｂに接続された非反転入力端子２８aの電圧値と抵抗２
６、２７の接続点Ａに接続された反転入力端子２８bの
電圧値とを比較するコンパレータ２８と、制御回路用レ
ギュレータ２１からの出力信号によりＭＯＳ-ＦＥＴ５
のゲート端子に付与するオン幅可変・オフ幅一定の制御
パルス信号ＶGを発生する発振回路２９と、発振回路２
９の出力端子から制御信号出力端子１３dを介してＭＯ
Ｓ-ＦＥＴ５のゲート端子に接続された駆動回路３０
と、発振回路２９の出力端子と接地端子１３eとの間に
接続されかつコンパレータ２８の比較出力端子２８cか
らの出力信号によりオン状態となるトランジスタ３１と
から構成されている。発振回路２９は、抵抗３２、３
３、ダイオード３４、３５、トランジスタ３６、コンパ
レータ３７とオフ期間設定用のコンデンサ３８及び抵抗
３９から成り、オフ期間設定用のコンデンサ３８及び抵
抗３９の時定数により出力される制御パルス信号ＶGの
オフ幅が決定される。また、出力電圧検出回路１０は、
図５に示すように、出力電圧入力端子１０a、１０b間に
接続された２つの分圧用抵抗４１、４２と、ベース端子
が分圧用抵抗４１、４２の接続点に接続されかつコレク
タ端子が検出出力端子１０cに接続された誤差増幅用ト
ランジスタ４３と、分圧用抵抗４２及び誤差増幅用トラ
ンジスタ４３のエミッタ端子間に接続された定電圧ダイ
オード４４と、分圧用抵抗４１及び誤差増幅用トランジ
スタ４３のエミッタ端子間に接続された抵抗４５とから
構成されている。
【０００４】上記の構成において、図示しない直流電源
からの直流電力が直流入力端子１、２より入力平滑コン
デンサ３を介して供給されると、起動用抵抗１４を介し
て制御電源回路１７の平滑コンデンサ１６が充電される
と共に制御回路１３の電源端子１３cに電圧が印加さ
れ、制御回路１３内の制御回路用レギュレータ２１が動
作を開始する。制御電源回路１７の平滑コンデンサ１６
の充電電圧が所定値に達して制御回路１３内の制御回路
用レギュレータ２１から安定化された直流電圧が出力さ
れると、発振回路２９が動作を開始し、駆動回路３０を
通して制御信号出力端子１３dよりＭＯＳ-ＦＥＴ５のゲ
ート端子に制御パルス信号ＶGが付与され、ＭＯＳ-ＦＥ
Ｔ５がオン・オフ動作を開始する。このときに発振回路
２９内のコンパレータ３７の非反転入力端子（＋端子）
及び反転入力端子（−端子）にそれぞれ入力される信号
ＶD、ＶEの電圧波形を図６(Ａ)に示す。信号ＶDの電圧
が高レベル（６.５Ｖ）から低レベル（３.５Ｖ）に降下
すると、信号ＶEの電圧がオフ期間設定用のコンデンサ
３８及び抵抗３９の時定数で高レベル（５.０Ｖ）から
緩やかに降下して行く。信号ＶEの電圧が低レベル（３.
５Ｖ）まで降下すると、信号ＶDの電圧が低レベル（３.
５Ｖ）から高レベル（６.５Ｖ）に復帰する。以上の動
作の繰り返しにより、発振回路２９内のコンパレータ３
７の出力端子から駆動回路３０を通して出力されるオン
幅可変・オフ幅一定の制御パルス信号ＶGが形成され
る。ＭＯＳ-ＦＥＴ５のオン・オフ動作により、トラン
ス４の１次巻線４aに入力平滑コンデンサ３の両端の電
圧が断続的に印加され、１次巻線４aに交流電圧が発生
する。トランス４の１次巻線４aに発生した交流電圧に
より、２次巻線４bに降圧又は昇圧された交流電圧が誘
起される。これと同時に、トランス４の３次巻線４cに
も交流電圧が誘起され、この交流電圧は制御電源回路１
８の整流用ダイオード１５及び平滑コンデンサ１６によ
り整流及び平滑され、起動時以降は電源端子１３cを通
して制御回路１３内の制御回路用レギュレータ２１に直
流電圧が供給される。トランス４の２次巻線４bに誘起
された交流電圧は、整流平滑回路８の整流用ダイオード
６及び出力平滑コンデンサ７により整流及び平滑され、
負荷９に降圧又は昇圧された直流出力電圧ＶOUTが供給
される。
からの直流電力が直流入力端子１、２より入力平滑コン
デンサ３を介して供給されると、起動用抵抗１４を介し
て制御電源回路１７の平滑コンデンサ１６が充電される
と共に制御回路１３の電源端子１３cに電圧が印加さ
れ、制御回路１３内の制御回路用レギュレータ２１が動
作を開始する。制御電源回路１７の平滑コンデンサ１６
の充電電圧が所定値に達して制御回路１３内の制御回路
用レギュレータ２１から安定化された直流電圧が出力さ
れると、発振回路２９が動作を開始し、駆動回路３０を
通して制御信号出力端子１３dよりＭＯＳ-ＦＥＴ５のゲ
ート端子に制御パルス信号ＶGが付与され、ＭＯＳ-ＦＥ
Ｔ５がオン・オフ動作を開始する。このときに発振回路
２９内のコンパレータ３７の非反転入力端子（＋端子）
及び反転入力端子（−端子）にそれぞれ入力される信号
ＶD、ＶEの電圧波形を図６(Ａ)に示す。信号ＶDの電圧
が高レベル（６.５Ｖ）から低レベル（３.５Ｖ）に降下
すると、信号ＶEの電圧がオフ期間設定用のコンデンサ
３８及び抵抗３９の時定数で高レベル（５.０Ｖ）から
緩やかに降下して行く。信号ＶEの電圧が低レベル（３.
５Ｖ）まで降下すると、信号ＶDの電圧が低レベル（３.
５Ｖ）から高レベル（６.５Ｖ）に復帰する。以上の動
作の繰り返しにより、発振回路２９内のコンパレータ３
７の出力端子から駆動回路３０を通して出力されるオン
幅可変・オフ幅一定の制御パルス信号ＶGが形成され
る。ＭＯＳ-ＦＥＴ５のオン・オフ動作により、トラン
ス４の１次巻線４aに入力平滑コンデンサ３の両端の電
圧が断続的に印加され、１次巻線４aに交流電圧が発生
する。トランス４の１次巻線４aに発生した交流電圧に
より、２次巻線４bに降圧又は昇圧された交流電圧が誘
起される。これと同時に、トランス４の３次巻線４cに
も交流電圧が誘起され、この交流電圧は制御電源回路１
８の整流用ダイオード１５及び平滑コンデンサ１６によ
り整流及び平滑され、起動時以降は電源端子１３cを通
して制御回路１３内の制御回路用レギュレータ２１に直
流電圧が供給される。トランス４の２次巻線４bに誘起
された交流電圧は、整流平滑回路８の整流用ダイオード
６及び出力平滑コンデンサ７により整流及び平滑され、
負荷９に降圧又は昇圧された直流出力電圧ＶOUTが供給
される。
【０００５】負荷９の両端の直流出力電圧ＶOUTは、出
力電圧検出回路１０の２つの分圧用抵抗４１、４２によ
り分圧され、その分圧点の電圧が誤差増幅用トランジス
タ４３のベース端子に入力され、誤差増幅用トランジス
タ４３のエミッタ端子に接続された定電圧ダイオード４
４の電圧と分圧用抵抗４１、４２の分圧点の電圧との差
に対応する電圧が誤差増幅用トランジスタ４３のコレク
タ端子に発生する。これにより、誤差増幅用トランジス
タ４３のコレクタ端子の電圧に応じて検出出力端子１０
cに接続されたフォトカプラ１２の発光部１２aが発光し
て受光部１２bに電流が流れ、受光部１２bの出力が帰還
制御信号ＶFBとして制御回路１３の帰還信号入力端子１
３aに入力される。帰還信号入力端子１３aに入力される
帰還制御信号ＶFBにより基準電源２５の定電圧回路２２
が駆動され、帰還制御信号ＶFBに基づいて抵抗２３、２
４の接続点Ｂに図６(Ｂ)に示すようなＭＯＳ-ＦＥＴ５
の制限電流値に対応する基準電圧ＶBが発生する。一
方、図６(Ｃ)に示すＭＯＳ-ＦＥＴ５に流れる電流Ｉ
Dは、電流検出用抵抗１１によりその電流に対応した電
圧として検出され、この電流検出信号ＶISは制御回路１
３の電流検出信号入力端子１３bに入力される。このと
き、制御回路用レギュレータ２１の出力端子と電流検出
信号入力端子１３bとの間に直列に接続された抵抗２
６、２７の接続点Ａには図６(Ｂ)に示す電圧ＶAが発生
する。図６(Ｂ)に示す電圧ＶAはコンパレータ２８の反
転入力端子２８bに入力され、非反転入力端子２８aに入
力される基準電圧ＶBと比較される。図６(Ｃ)に示すＭ
ＯＳ-ＦＥＴ５に流れる電流ＩDが増加し、図６(Ｂ)に示
す電圧ＶAが基準電圧ＶBより低くなると、コンパレータ
２８の比較出力端子２８cからトランジスタ３１のベー
ス端子に出力信号が送出され、トランジスタ３１がオン
状態となる。このとき、発振回路２９から駆動回路３０
を介して出力される制御パルス信号ＶGが低レベルとな
り、ＭＯＳ-ＦＥＴ５がオフ状態となる。これにより、
ＭＯＳ-ＦＥＴ３に流れる電流ＩDが制限され、ＭＯＳ-
ＦＥＴ５の過電流保護が可能となる。また、このときに
発振回路２９から駆動回路３０を介してＭＯＳ-ＦＥＴ
５のゲート端子に付与される制御パルス信号ＶGの電圧
波形を図６(Ｄ)に示す。
力電圧検出回路１０の２つの分圧用抵抗４１、４２によ
り分圧され、その分圧点の電圧が誤差増幅用トランジス
タ４３のベース端子に入力され、誤差増幅用トランジス
タ４３のエミッタ端子に接続された定電圧ダイオード４
４の電圧と分圧用抵抗４１、４２の分圧点の電圧との差
に対応する電圧が誤差増幅用トランジスタ４３のコレク
タ端子に発生する。これにより、誤差増幅用トランジス
タ４３のコレクタ端子の電圧に応じて検出出力端子１０
cに接続されたフォトカプラ１２の発光部１２aが発光し
て受光部１２bに電流が流れ、受光部１２bの出力が帰還
制御信号ＶFBとして制御回路１３の帰還信号入力端子１
３aに入力される。帰還信号入力端子１３aに入力される
帰還制御信号ＶFBにより基準電源２５の定電圧回路２２
が駆動され、帰還制御信号ＶFBに基づいて抵抗２３、２
４の接続点Ｂに図６(Ｂ)に示すようなＭＯＳ-ＦＥＴ５
の制限電流値に対応する基準電圧ＶBが発生する。一
方、図６(Ｃ)に示すＭＯＳ-ＦＥＴ５に流れる電流Ｉ
Dは、電流検出用抵抗１１によりその電流に対応した電
圧として検出され、この電流検出信号ＶISは制御回路１
３の電流検出信号入力端子１３bに入力される。このと
き、制御回路用レギュレータ２１の出力端子と電流検出
信号入力端子１３bとの間に直列に接続された抵抗２
６、２７の接続点Ａには図６(Ｂ)に示す電圧ＶAが発生
する。図６(Ｂ)に示す電圧ＶAはコンパレータ２８の反
転入力端子２８bに入力され、非反転入力端子２８aに入
力される基準電圧ＶBと比較される。図６(Ｃ)に示すＭ
ＯＳ-ＦＥＴ５に流れる電流ＩDが増加し、図６(Ｂ)に示
す電圧ＶAが基準電圧ＶBより低くなると、コンパレータ
２８の比較出力端子２８cからトランジスタ３１のベー
ス端子に出力信号が送出され、トランジスタ３１がオン
状態となる。このとき、発振回路２９から駆動回路３０
を介して出力される制御パルス信号ＶGが低レベルとな
り、ＭＯＳ-ＦＥＴ５がオフ状態となる。これにより、
ＭＯＳ-ＦＥＴ３に流れる電流ＩDが制限され、ＭＯＳ-
ＦＥＴ５の過電流保護が可能となる。また、このときに
発振回路２９から駆動回路３０を介してＭＯＳ-ＦＥＴ
５のゲート端子に付与される制御パルス信号ＶGの電圧
波形を図６(Ｄ)に示す。
【０００６】負荷９が軽負荷状態となり、負荷９のイン
ピーダンスが高くなると、出力電圧検出回路１０の分圧
用抵抗４１、４２の分圧点の電圧が高くなり、検出出力
端子１０cの出力電圧が上昇するので、フォトカプラ１
２の発光部１２aの光強度が増加して受光部１２bに流れ
る電流が増加し、帰還制御信号ＶFBの電圧が上昇する。
このため、抵抗２３、２４の接続点Ｂにおける基準電圧
ＶBが上昇し、図７(Ａ)に示すように抵抗２６、２７の
接続点Ａにおける電圧ＶAが基準電圧ＶBのレベルに降下
するまでの時間が短くなる。したがって、図７(Ｃ)に示
すように発振回路２９から駆動回路３０を通してＭＯＳ
-ＦＥＴ５のゲート端子に付与される制御パルス信号ＶG
のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ５に流れる電流
ＩDの時間幅が図７(Ｂ)に示すように狭くなる。このた
め、ＭＯＳ-ＦＥＴ５に流れる電流ＩDの最大値が小さく
なる。これとは逆に、負荷９のインピーダンスが低くな
ると、前記の動作と逆の動作が行われ、発振回路２９か
ら駆動回路３０を通してＭＯＳ-ＦＥＴ５のゲート端子
に付与される制御パルス信号ＶGのパルス幅が広くな
る。このため、ＭＯＳ-ＦＥＴ５に流れる電流ＩDの最大
値が大きくなる。以上により、負荷９の電圧又はインピ
ーダンスの変動に応じて発振回路２９から駆動回路３０
を通してＭＯＳ-ＦＥＴ５のゲート端子に付与する制御
パルス信号ＶGのパルス幅が制御されると共にＭＯＳ-Ｆ
ＥＴ５に流れる電流ＩDの最大値が制御され、負荷９に
供給される直流出力電圧ＶOUTが一定値に制御される。
ピーダンスが高くなると、出力電圧検出回路１０の分圧
用抵抗４１、４２の分圧点の電圧が高くなり、検出出力
端子１０cの出力電圧が上昇するので、フォトカプラ１
２の発光部１２aの光強度が増加して受光部１２bに流れ
る電流が増加し、帰還制御信号ＶFBの電圧が上昇する。
このため、抵抗２３、２４の接続点Ｂにおける基準電圧
ＶBが上昇し、図７(Ａ)に示すように抵抗２６、２７の
接続点Ａにおける電圧ＶAが基準電圧ＶBのレベルに降下
するまでの時間が短くなる。したがって、図７(Ｃ)に示
すように発振回路２９から駆動回路３０を通してＭＯＳ
-ＦＥＴ５のゲート端子に付与される制御パルス信号ＶG
のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ５に流れる電流
ＩDの時間幅が図７(Ｂ)に示すように狭くなる。このた
め、ＭＯＳ-ＦＥＴ５に流れる電流ＩDの最大値が小さく
なる。これとは逆に、負荷９のインピーダンスが低くな
ると、前記の動作と逆の動作が行われ、発振回路２９か
ら駆動回路３０を通してＭＯＳ-ＦＥＴ５のゲート端子
に付与される制御パルス信号ＶGのパルス幅が広くな
る。このため、ＭＯＳ-ＦＥＴ５に流れる電流ＩDの最大
値が大きくなる。以上により、負荷９の電圧又はインピ
ーダンスの変動に応じて発振回路２９から駆動回路３０
を通してＭＯＳ-ＦＥＴ５のゲート端子に付与する制御
パルス信号ＶGのパルス幅が制御されると共にＭＯＳ-Ｆ
ＥＴ５に流れる電流ＩDの最大値が制御され、負荷９に
供給される直流出力電圧ＶOUTが一定値に制御される。
【０００７】
【発明が解決しようとする課題】ところで、図４に示す
従来の直流電源装置では、負荷９が軽負荷状態でＭＯＳ
-ＦＥＴ５に流れる電流ＩDの最大値が小さい場合、図７
(Ｂ)に示すようにＭＯＳ-ＦＥＴ５のターンオン時に発
生するスパイク状のサージ電流がＭＯＳ-ＦＥＴ５に流
れる電流ＩDに重畳され、このサージ電流による抵抗２
６、２７の接続点Ａにおける電圧ＶAの最小値が図７
(Ａ)に示すように基準電源２５の抵抗２３、２４の接続
点Ｂにおける基準電圧ＶBのレベルと同等か若しくはそ
れ以下になることがある。このため、コンパレータ２８
がサージ電流を検出して図７(Ｃ)に示すように制御パル
ス信号ＶGが瞬時的に高レベルになり、ＭＯＳ-ＦＥＴ５
が瞬時的にターンオンする場合がある。したがって、負
荷９が軽負荷状態の場合、サージ電流によりコンパレー
タ２８が誤動作してＭＯＳ-ＦＥＴ５のスイッチング制
御が不安定になる欠点があった。
従来の直流電源装置では、負荷９が軽負荷状態でＭＯＳ
-ＦＥＴ５に流れる電流ＩDの最大値が小さい場合、図７
(Ｂ)に示すようにＭＯＳ-ＦＥＴ５のターンオン時に発
生するスパイク状のサージ電流がＭＯＳ-ＦＥＴ５に流
れる電流ＩDに重畳され、このサージ電流による抵抗２
６、２７の接続点Ａにおける電圧ＶAの最小値が図７
(Ａ)に示すように基準電源２５の抵抗２３、２４の接続
点Ｂにおける基準電圧ＶBのレベルと同等か若しくはそ
れ以下になることがある。このため、コンパレータ２８
がサージ電流を検出して図７(Ｃ)に示すように制御パル
ス信号ＶGが瞬時的に高レベルになり、ＭＯＳ-ＦＥＴ５
が瞬時的にターンオンする場合がある。したがって、負
荷９が軽負荷状態の場合、サージ電流によりコンパレー
タ２８が誤動作してＭＯＳ-ＦＥＴ５のスイッチング制
御が不安定になる欠点があった。
【０００８】そこで、本発明では軽負荷時においても高
安定なスイッチング制御が可能な直流電源装置を提供す
ることを目的とする。
安定なスイッチング制御が可能な直流電源装置を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】本発明による直流電源装
置は、直流電源と、複数の巻線を有するトランスと、前
記直流電源の両端に直列接続された前記トランスの１次
巻線及びスイッチング素子と、前記トランスの２次巻線
に整流平滑回路を介して接続される負荷と、該負荷の電
圧を検出して帰還制御信号を生成する出力電圧検出手段
と、前記スイッチング素子に流れる電流をそれに対応す
る電圧として検出する電流検出手段と、前記出力電圧検
出手段の帰還制御信号及び前記電流検出手段の検出信号
に基づいて前記スイッチング素子の制御端子に付与する
オン・オフ制御信号を出力する制御回路とを備え、前記
制御回路のオン・オフ制御信号により前記スイッチング
素子をオン・オフ制御して前記負荷に供給する直流出力
電圧を一定値に制御する。この直流電源装置における前
記制御回路は、コンデンサを含みかつ前記出力電圧検出
手段の帰還制御信号に基づいて前記コンデンサへの充電
電流を制御することにより前記コンデンサの充電電圧を
可変する基準信号発生回路と、該基準信号発生回路の前
記コンデンサの充電電圧値と前記電流検出手段の電圧値
とを比較する第１の比較手段と、前記スイッチング素子
の制限電流値に対応する電圧を発生する基準電源と、該
基準電源の電圧値と前記電流検出手段の電圧値とを比較
する第２の比較手段とを有し、前記第１の比較手段の比
較出力信号により前記スイッチング素子に流れる電流の
最大値を制御して前記負荷に供給される直流出力電圧を
一定値に制御し、前記出力電圧検出手段の帰還制御信号
が略０であるときに前記第２の比較手段の比較出力信号
により前記スイッチング素子に流れる電流を一定値に制
限する。図示の実施形態では、前記第１の比較手段及び
前記第２の比較手段を同一の比較素子内に設けている。
置は、直流電源と、複数の巻線を有するトランスと、前
記直流電源の両端に直列接続された前記トランスの１次
巻線及びスイッチング素子と、前記トランスの２次巻線
に整流平滑回路を介して接続される負荷と、該負荷の電
圧を検出して帰還制御信号を生成する出力電圧検出手段
と、前記スイッチング素子に流れる電流をそれに対応す
る電圧として検出する電流検出手段と、前記出力電圧検
出手段の帰還制御信号及び前記電流検出手段の検出信号
に基づいて前記スイッチング素子の制御端子に付与する
オン・オフ制御信号を出力する制御回路とを備え、前記
制御回路のオン・オフ制御信号により前記スイッチング
素子をオン・オフ制御して前記負荷に供給する直流出力
電圧を一定値に制御する。この直流電源装置における前
記制御回路は、コンデンサを含みかつ前記出力電圧検出
手段の帰還制御信号に基づいて前記コンデンサへの充電
電流を制御することにより前記コンデンサの充電電圧を
可変する基準信号発生回路と、該基準信号発生回路の前
記コンデンサの充電電圧値と前記電流検出手段の電圧値
とを比較する第１の比較手段と、前記スイッチング素子
の制限電流値に対応する電圧を発生する基準電源と、該
基準電源の電圧値と前記電流検出手段の電圧値とを比較
する第２の比較手段とを有し、前記第１の比較手段の比
較出力信号により前記スイッチング素子に流れる電流の
最大値を制御して前記負荷に供給される直流出力電圧を
一定値に制御し、前記出力電圧検出手段の帰還制御信号
が略０であるときに前記第２の比較手段の比較出力信号
により前記スイッチング素子に流れる電流を一定値に制
限する。図示の実施形態では、前記第１の比較手段及び
前記第２の比較手段を同一の比較素子内に設けている。
【００１０】スイッチング素子のオン・オフ動作により
負荷に供給される電圧が出力電圧検出手段により検出さ
れ、帰還制御信号として制御回路内の基準信号発生回路
に入力される。基準信号発生回路では、出力電圧検出手
段の帰還制御信号に基づいて自身のコンデンサへの充電
電流が制御され、コンデンサの充電電圧が可変される。
一方、スイッチング素子のオン・オフ動作によりスイッ
チング素子に流れる電流は電流検出手段によりそれに対
応する電圧として検出される。基準信号発生回路のコン
デンサの充電電圧値及び電流検出手段の電圧値は第１の
比較手段により比較され、その比較出力信号によりスイ
ッチング素子に流れる電流の最大値が制御され、負荷に
供給される直流出力電圧が一定値に制御される。したが
って、負荷の状態に応じて可変される基準信号発生回路
のコンデンサの充電電圧によりスイッチング素子に流れ
る電流の最大値が制御されるので、負荷が軽負荷状態の
場合におけるサージ電流による比較手段の誤動作を防止
でき、軽負荷時においても高安定なスイッチング制御が
可能となる。また、負荷が過負荷状態又は出力が短絡状
態で出力電圧検出手段の帰還制御信号が略０である場合
は、スイッチング素子の制限電流値に対応する基準電源
の電圧値及び電流検出手段の電圧値が第２の比較手段に
より比較され、その比較出力信号によりスイッチング素
子に流れる電流が一定値に制限されるので、過負荷時又
は出力短絡時においてもスイッチング素子に流れる電流
を一定値に制限することが可能となる。
負荷に供給される電圧が出力電圧検出手段により検出さ
れ、帰還制御信号として制御回路内の基準信号発生回路
に入力される。基準信号発生回路では、出力電圧検出手
段の帰還制御信号に基づいて自身のコンデンサへの充電
電流が制御され、コンデンサの充電電圧が可変される。
一方、スイッチング素子のオン・オフ動作によりスイッ
チング素子に流れる電流は電流検出手段によりそれに対
応する電圧として検出される。基準信号発生回路のコン
デンサの充電電圧値及び電流検出手段の電圧値は第１の
比較手段により比較され、その比較出力信号によりスイ
ッチング素子に流れる電流の最大値が制御され、負荷に
供給される直流出力電圧が一定値に制御される。したが
って、負荷の状態に応じて可変される基準信号発生回路
のコンデンサの充電電圧によりスイッチング素子に流れ
る電流の最大値が制御されるので、負荷が軽負荷状態の
場合におけるサージ電流による比較手段の誤動作を防止
でき、軽負荷時においても高安定なスイッチング制御が
可能となる。また、負荷が過負荷状態又は出力が短絡状
態で出力電圧検出手段の帰還制御信号が略０である場合
は、スイッチング素子の制限電流値に対応する基準電源
の電圧値及び電流検出手段の電圧値が第２の比較手段に
より比較され、その比較出力信号によりスイッチング素
子に流れる電流が一定値に制限されるので、過負荷時又
は出力短絡時においてもスイッチング素子に流れる電流
を一定値に制限することが可能となる。
【００１１】
【発明の実施の形態】以下、本発明による直流電源装置
の一実施形態を図１〜図３に基づいて説明する。但し、
図１では図４に示す箇所と実質的に同一の部分には同一
の符号を付し、その説明を省略する。本実施形態の直流
電源装置は、図１に示すように、図４に示す直流電源装
置における非反転入力端子２８a、反転入力端子２８b及
び比較出力端子２８cを有する二信号入力型のコンパレ
ータ２８を第１の非反転入力端子５１a、第２の非反転
入力端子５１b、反転入力端子５１c及び比較出力端子５
１dを有する三信号入力型のコンパレータ（比較素子）
５１に変更し、抵抗２３、２４の接続点をコンパレータ
５１の第２の非反転入力端子５１bに接続し、定電流回
路２２を構成する定電流出力側（図面右側）のトランジ
スタのコレクタ端子と制御回路１３の接地端子１３eと
の間にコンデンサ５２を接続し、定電流回路２２の右側
のトランジスタのコレクタ端子とコンデンサ５２との接
続点をコンパレータ５１の第１の非反転入力端子５１a
に接続し、コンデンサ５２と並列にトランジスタ５３を
接続し、トランジスタ３１のコレクタ端子とトランジス
タ５３のベース端子との間に反転増幅器５４を接続した
ものである。図１において、定電流回路２２及びコンデ
ンサ５２は制御回路１３の帰還信号入力端子１３aに入
力される帰還制御信号ＶFBに基づいて定電流回路２２の
定電流出力を変化させてコンデンサ５２への充電電流を
制御することによりコンデンサ５２の充電電圧を可変す
る基準信号発生回路５５を構成し、抵抗２３、２４はＭ
ＯＳ-ＦＥＴ５の制限電流値に対応する電圧を発生する
基準電源を構成する。また、三信号入力型のコンパレー
タ５１内には、第１の非反転入力端子５１aに入力され
る基準信号発生回路５５のコンデンサ５２の充電電圧値
及び反転入力端子５１cに入力される抵抗２６、２７の
接続点の電圧値を比較する第１の比較手段と、第２の非
反転入力端子５１bに入力される抵抗２３、２４の接続
点の電圧値及び反転入力端子５１cに入力される抵抗２
６、２７の接続点の電圧値を比較する第２の比較手段と
が設けられている。その他の構成は、図４に示す直流電
源装置と略同様である。なお、図１に示す出力電圧検出
回路１０の内部構成は、先述の図５に示す出力電圧検出
回路１０の内部構成と略同様であるので説明は省略す
る。
の一実施形態を図１〜図３に基づいて説明する。但し、
図１では図４に示す箇所と実質的に同一の部分には同一
の符号を付し、その説明を省略する。本実施形態の直流
電源装置は、図１に示すように、図４に示す直流電源装
置における非反転入力端子２８a、反転入力端子２８b及
び比較出力端子２８cを有する二信号入力型のコンパレ
ータ２８を第１の非反転入力端子５１a、第２の非反転
入力端子５１b、反転入力端子５１c及び比較出力端子５
１dを有する三信号入力型のコンパレータ（比較素子）
５１に変更し、抵抗２３、２４の接続点をコンパレータ
５１の第２の非反転入力端子５１bに接続し、定電流回
路２２を構成する定電流出力側（図面右側）のトランジ
スタのコレクタ端子と制御回路１３の接地端子１３eと
の間にコンデンサ５２を接続し、定電流回路２２の右側
のトランジスタのコレクタ端子とコンデンサ５２との接
続点をコンパレータ５１の第１の非反転入力端子５１a
に接続し、コンデンサ５２と並列にトランジスタ５３を
接続し、トランジスタ３１のコレクタ端子とトランジス
タ５３のベース端子との間に反転増幅器５４を接続した
ものである。図１において、定電流回路２２及びコンデ
ンサ５２は制御回路１３の帰還信号入力端子１３aに入
力される帰還制御信号ＶFBに基づいて定電流回路２２の
定電流出力を変化させてコンデンサ５２への充電電流を
制御することによりコンデンサ５２の充電電圧を可変す
る基準信号発生回路５５を構成し、抵抗２３、２４はＭ
ＯＳ-ＦＥＴ５の制限電流値に対応する電圧を発生する
基準電源を構成する。また、三信号入力型のコンパレー
タ５１内には、第１の非反転入力端子５１aに入力され
る基準信号発生回路５５のコンデンサ５２の充電電圧値
及び反転入力端子５１cに入力される抵抗２６、２７の
接続点の電圧値を比較する第１の比較手段と、第２の非
反転入力端子５１bに入力される抵抗２３、２４の接続
点の電圧値及び反転入力端子５１cに入力される抵抗２
６、２７の接続点の電圧値を比較する第２の比較手段と
が設けられている。その他の構成は、図４に示す直流電
源装置と略同様である。なお、図１に示す出力電圧検出
回路１０の内部構成は、先述の図５に示す出力電圧検出
回路１０の内部構成と略同様であるので説明は省略す
る。
【００１２】次に、図１に示す直流電源装置の動作につ
いて説明する。主回路の基本的な動作は先述の図４に示
す直流電源装置の動作と略同様であるので、詳細な説明
は省略する。図１に示す回路において、制御回路１３か
らＭＯＳ-ＦＥＴ５のゲート端子に制御パルス信号ＶGが
付与され、ＭＯＳ-ＦＥＴ５がオン・オフ動作を開始す
ると、トランス４及び整流平滑回路８を介して負荷９に
直流出力電圧ＶOUTが供給される。負荷９に供給される
直流出力電圧ＶOUTは出力電圧検出回路１０により検出
され、帰還制御信号ＶFBとしてフォトカプラ１２から制
御回路１３の帰還信号入力端子１３aを介して基準信号
発生回路５５の定電流回路２２に入力される。定電流回
路２２は、帰還制御信号ＶFBに基づいて定電流出力を変
化させてコンデンサ５２に流れる充電電流を制御するこ
とにより、コンデンサ５２の充電電圧を可変する。この
とき、定電流回路２２の右側のトランジスタのコレクタ
端子とコンデンサ５２との接続点Ｃの電圧ＶCが図２
(Ａ)に示すように緩やかな傾斜で上昇する。一方、ＭＯ
Ｓ-ＦＥＴ５のターンオン時には、トランス４の各巻線
４a〜４cの浮遊容量、電圧共振用コンデンサ１８の放電
電流、整流平滑回路８を構成する整流用ダイオード６の
リカバリ電流等により図２(Ｂ)に示すようにスパイク状
のサージ電流が発生し、このサージ電流がＭＯＳ-ＦＥ
Ｔ５に流れる電流ＩDに重畳される。この電流ＩDは、電
流検出用抵抗１１により電流ＩDに対応する電圧として
検出され、電流検出信号ＶISとして制御回路１３の電流
検出信号入力端子１３bに入力され、抵抗２６、２７の
接続点Ａに図２(Ａ)に示す電圧ＶAが発生する。また、
制御回路用レギュレータ２１の出力端子と制御回路１３
の接地端子１３eとの間に直列接続された抵抗２３、２
４の接続点Ｂには、図２(Ａ)に示すようにＭＯＳ-ＦＥ
Ｔ５の制限電流値に対応する電圧ＶBが発生する。
いて説明する。主回路の基本的な動作は先述の図４に示
す直流電源装置の動作と略同様であるので、詳細な説明
は省略する。図１に示す回路において、制御回路１３か
らＭＯＳ-ＦＥＴ５のゲート端子に制御パルス信号ＶGが
付与され、ＭＯＳ-ＦＥＴ５がオン・オフ動作を開始す
ると、トランス４及び整流平滑回路８を介して負荷９に
直流出力電圧ＶOUTが供給される。負荷９に供給される
直流出力電圧ＶOUTは出力電圧検出回路１０により検出
され、帰還制御信号ＶFBとしてフォトカプラ１２から制
御回路１３の帰還信号入力端子１３aを介して基準信号
発生回路５５の定電流回路２２に入力される。定電流回
路２２は、帰還制御信号ＶFBに基づいて定電流出力を変
化させてコンデンサ５２に流れる充電電流を制御するこ
とにより、コンデンサ５２の充電電圧を可変する。この
とき、定電流回路２２の右側のトランジスタのコレクタ
端子とコンデンサ５２との接続点Ｃの電圧ＶCが図２
(Ａ)に示すように緩やかな傾斜で上昇する。一方、ＭＯ
Ｓ-ＦＥＴ５のターンオン時には、トランス４の各巻線
４a〜４cの浮遊容量、電圧共振用コンデンサ１８の放電
電流、整流平滑回路８を構成する整流用ダイオード６の
リカバリ電流等により図２(Ｂ)に示すようにスパイク状
のサージ電流が発生し、このサージ電流がＭＯＳ-ＦＥ
Ｔ５に流れる電流ＩDに重畳される。この電流ＩDは、電
流検出用抵抗１１により電流ＩDに対応する電圧として
検出され、電流検出信号ＶISとして制御回路１３の電流
検出信号入力端子１３bに入力され、抵抗２６、２７の
接続点Ａに図２(Ａ)に示す電圧ＶAが発生する。また、
制御回路用レギュレータ２１の出力端子と制御回路１３
の接地端子１３eとの間に直列接続された抵抗２３、２
４の接続点Ｂには、図２(Ａ)に示すようにＭＯＳ-ＦＥ
Ｔ５の制限電流値に対応する電圧ＶBが発生する。
【００１３】接続点Ａ、Ｂ、Ｃに発生する電圧ＶA、
ＶB、ＶCは、それぞれコンパレータ５１の反転入力端子
５１c、第２の非反転入力端子５１b、第１の非反転入力
端子５１aに入力される。第１の非反転入力端子５１aに
入力される電圧ＶC及び反転入力端子５１cに入力される
電圧ＶAはコンパレータ５１内の第１の比較手段により
比較され、図２(Ｂ)に示すＭＯＳ-ＦＥＴ５に流れる電
流ＩDが増加して図２(Ａ)の左側（通常負荷時）に示す
ように電圧ＶAが電圧ＶCより低くなると、コンパレータ
５１の比較出力端子５１dから高レベル（Ｈレベル）信
号が出力される。この出力信号によりトランジスタ３１
がオン状態となり、発振回路２９から駆動回路３０を介
してＭＯＳ-ＦＥＴ５のゲート端子に付与される制御パ
ルス信号ＶGが図２(Ｃ)に示すように高レベル（Ｈレベ
ル）から低レベル（Ｌレベル）となる。このとき、図２
(Ｂ)に示すようにＭＯＳ-ＦＥＴ５に流れる電流ＩDが略
０となる。これと同時に、トランジスタ３１のコレクタ
端子から反転増幅器５４を介して基準信号発生回路５５
のトランジスタ５３のベース端子に付与される信号が高
レベルとなり、トランジスタ５３がオン状態となる。こ
のとき、コンデンサ５２に充電された電荷がトランジス
タ５３を通して放電され、コンデンサ５２の充電電圧が
略０Ｖとなるので、基準信号発生回路５５の定電流回路
２２の右側のトランジスタのコレクタ端子とコンデンサ
５２との接続点Ｃの電圧ＶCが図２(Ａ)の左側に示すよ
うに略０Ｖまで降下する。
ＶB、ＶCは、それぞれコンパレータ５１の反転入力端子
５１c、第２の非反転入力端子５１b、第１の非反転入力
端子５１aに入力される。第１の非反転入力端子５１aに
入力される電圧ＶC及び反転入力端子５１cに入力される
電圧ＶAはコンパレータ５１内の第１の比較手段により
比較され、図２(Ｂ)に示すＭＯＳ-ＦＥＴ５に流れる電
流ＩDが増加して図２(Ａ)の左側（通常負荷時）に示す
ように電圧ＶAが電圧ＶCより低くなると、コンパレータ
５１の比較出力端子５１dから高レベル（Ｈレベル）信
号が出力される。この出力信号によりトランジスタ３１
がオン状態となり、発振回路２９から駆動回路３０を介
してＭＯＳ-ＦＥＴ５のゲート端子に付与される制御パ
ルス信号ＶGが図２(Ｃ)に示すように高レベル（Ｈレベ
ル）から低レベル（Ｌレベル）となる。このとき、図２
(Ｂ)に示すようにＭＯＳ-ＦＥＴ５に流れる電流ＩDが略
０となる。これと同時に、トランジスタ３１のコレクタ
端子から反転増幅器５４を介して基準信号発生回路５５
のトランジスタ５３のベース端子に付与される信号が高
レベルとなり、トランジスタ５３がオン状態となる。こ
のとき、コンデンサ５２に充電された電荷がトランジス
タ５３を通して放電され、コンデンサ５２の充電電圧が
略０Ｖとなるので、基準信号発生回路５５の定電流回路
２２の右側のトランジスタのコレクタ端子とコンデンサ
５２との接続点Ｃの電圧ＶCが図２(Ａ)の左側に示すよ
うに略０Ｖまで降下する。
【００１４】負荷９が過負荷状態又は負荷９間が略短絡
状態となり、負荷９のインピーダンスが極めて低くなる
と、負荷９に供給される直流出力電圧ＶOUTが略０Ｖと
なるので、出力電圧検出回路１０からフォトカプラ１２
の発光部１２a及び受光部１２bを介して制御回路１３の
帰還信号入力端子１３aに入力される帰還制御信号ＶFB
が略０となる。このため、基準信号発生回路５５の定電
流回路２２の右側のトランジスタのコレクタ端子とコン
デンサ５２との接続点Ｃの電圧ＶCが図２(Ａ)の右側
（過負荷時又は出力短絡時）に示すように略０Ｖとな
る。このとき、ＭＯＳ-ＦＥＴ５に流れる電流ＩDにより
抵抗２６、２７の接続点Ａに発生する電圧ＶAは、コン
パレータ５１内の第２の比較手段により抵抗２３、２４
の接続点Ｂに発生するＭＯＳ-ＦＥＴ５の制限電流値に
対応する電圧ＶBと比較される。図２(Ｂ)の右側に示す
ようにＭＯＳ-ＦＥＴ５に流れる電流ＩDが増加して行
き、図２(Ａ)の右側に示すように電圧ＶAが電圧ＶBのレ
ベルまで降下すると、コンパレータ５１の比較出力端子
５１dから高レベル信号が出力される。これにより、発
振回路２９から駆動回路３０を介してＭＯＳ-ＦＥＴ５
のゲート端子に付与される制御パルス信号ＶGが図２
(Ｃ)の右側に示すように高レベルから低レベルとなり、
ＭＯＳ-ＦＥＴ５に流れる電流ＩDが図２(Ｂ)の右側に示
すように略０となる。
状態となり、負荷９のインピーダンスが極めて低くなる
と、負荷９に供給される直流出力電圧ＶOUTが略０Ｖと
なるので、出力電圧検出回路１０からフォトカプラ１２
の発光部１２a及び受光部１２bを介して制御回路１３の
帰還信号入力端子１３aに入力される帰還制御信号ＶFB
が略０となる。このため、基準信号発生回路５５の定電
流回路２２の右側のトランジスタのコレクタ端子とコン
デンサ５２との接続点Ｃの電圧ＶCが図２(Ａ)の右側
（過負荷時又は出力短絡時）に示すように略０Ｖとな
る。このとき、ＭＯＳ-ＦＥＴ５に流れる電流ＩDにより
抵抗２６、２７の接続点Ａに発生する電圧ＶAは、コン
パレータ５１内の第２の比較手段により抵抗２３、２４
の接続点Ｂに発生するＭＯＳ-ＦＥＴ５の制限電流値に
対応する電圧ＶBと比較される。図２(Ｂ)の右側に示す
ようにＭＯＳ-ＦＥＴ５に流れる電流ＩDが増加して行
き、図２(Ａ)の右側に示すように電圧ＶAが電圧ＶBのレ
ベルまで降下すると、コンパレータ５１の比較出力端子
５１dから高レベル信号が出力される。これにより、発
振回路２９から駆動回路３０を介してＭＯＳ-ＦＥＴ５
のゲート端子に付与される制御パルス信号ＶGが図２
(Ｃ)の右側に示すように高レベルから低レベルとなり、
ＭＯＳ-ＦＥＴ５に流れる電流ＩDが図２(Ｂ)の右側に示
すように略０となる。
【００１５】前記とは逆に、負荷９が軽負荷状態とな
り、負荷９のインピーダンスが高くなると、負荷９に供
給される直流出力電圧ＶOUTが通常より高くなるので、
出力電圧検出回路１０からフォトカプラ１２の発光部１
２a及び受光部１２bを介して制御回路１３の帰還信号入
力端子１３aに入力される帰還制御信号ＶFBの電圧値が
先述の通常負荷時に比較して高くなる。これにより、基
準信号発生回路５５の定電流回路２２からコンデンサ５
２に流れる充電電流が増加してコンデンサ５２の充電電
圧が高くなるので、定電流回路２２の右側のトランジス
タのコレクタ端子とコンデンサ５２との接続点Ｃの電圧
ＶCが図３(Ａ)に示すように急峻な傾斜で上昇する。一
方、ＭＯＳ-ＦＥＴ５のターンオン時に発生するサージ
電流が図３(Ｂ)に示すようにＭＯＳ-ＦＥＴ５に流れる
電流ＩDに重畳され、電流検出用抵抗１１により電流ＩD
に対応する電圧が電流検出信号ＶISとして制御回路１３
の電流検出信号入力端子１３bに入力される。このと
き、抵抗２６、２７の接続点Ａに図３(Ａ)に示す電圧Ｖ
Aが発生し、コンパレータ５１の反転入力端子５１cに入
力される。この電圧ＶAは、コンパレータ５１内の第１
の比較手段により第１の非反転入力端子５１aに入力さ
れる電圧ＶCと比較され、図３(Ｂ)に示すＭＯＳ-ＦＥＴ
５に流れる電流ＩDが増加して図３(Ａ)に示すように電
圧ＶAが電圧ＶCより低くなると、コンパレータ５１の比
較出力端子５１dから高レベル信号が出力される。この
出力信号によりトランジスタ３１がオン状態となり、発
振回路２９から駆動回路３０を介してＭＯＳ-ＦＥＴ５
のゲート端子に付与される制御パルス信号ＶGが図３
(Ｃ)に示すように先述の通常負荷時より早く高レベルか
ら低レベルとなる。このとき、図３(Ｂ)に示すようにＭ
ＯＳ-ＦＥＴ５に流れる電流ＩDが略０となる。これと同
時に、トランジスタ３１のコレクタ端子から反転増幅器
５４を介して基準信号発生回路５５のトランジスタ５３
のベース端子に付与される信号によりトランジスタ５３
がオン状態となり、コンデンサ５２に充電された電荷が
トランジスタ５３を通して放電される。これにより、コ
ンデンサ５２の充電電圧が略０Ｖとなるので、基準信号
発生回路５５の定電流回路２２の右側のトランジスタの
コレクタ端子とコンデンサ５２との接続点Ｃの電圧ＶC
が図３(Ａ)に示すように略０Ｖまで降下する。
り、負荷９のインピーダンスが高くなると、負荷９に供
給される直流出力電圧ＶOUTが通常より高くなるので、
出力電圧検出回路１０からフォトカプラ１２の発光部１
２a及び受光部１２bを介して制御回路１３の帰還信号入
力端子１３aに入力される帰還制御信号ＶFBの電圧値が
先述の通常負荷時に比較して高くなる。これにより、基
準信号発生回路５５の定電流回路２２からコンデンサ５
２に流れる充電電流が増加してコンデンサ５２の充電電
圧が高くなるので、定電流回路２２の右側のトランジス
タのコレクタ端子とコンデンサ５２との接続点Ｃの電圧
ＶCが図３(Ａ)に示すように急峻な傾斜で上昇する。一
方、ＭＯＳ-ＦＥＴ５のターンオン時に発生するサージ
電流が図３(Ｂ)に示すようにＭＯＳ-ＦＥＴ５に流れる
電流ＩDに重畳され、電流検出用抵抗１１により電流ＩD
に対応する電圧が電流検出信号ＶISとして制御回路１３
の電流検出信号入力端子１３bに入力される。このと
き、抵抗２６、２７の接続点Ａに図３(Ａ)に示す電圧Ｖ
Aが発生し、コンパレータ５１の反転入力端子５１cに入
力される。この電圧ＶAは、コンパレータ５１内の第１
の比較手段により第１の非反転入力端子５１aに入力さ
れる電圧ＶCと比較され、図３(Ｂ)に示すＭＯＳ-ＦＥＴ
５に流れる電流ＩDが増加して図３(Ａ)に示すように電
圧ＶAが電圧ＶCより低くなると、コンパレータ５１の比
較出力端子５１dから高レベル信号が出力される。この
出力信号によりトランジスタ３１がオン状態となり、発
振回路２９から駆動回路３０を介してＭＯＳ-ＦＥＴ５
のゲート端子に付与される制御パルス信号ＶGが図３
(Ｃ)に示すように先述の通常負荷時より早く高レベルか
ら低レベルとなる。このとき、図３(Ｂ)に示すようにＭ
ＯＳ-ＦＥＴ５に流れる電流ＩDが略０となる。これと同
時に、トランジスタ３１のコレクタ端子から反転増幅器
５４を介して基準信号発生回路５５のトランジスタ５３
のベース端子に付与される信号によりトランジスタ５３
がオン状態となり、コンデンサ５２に充電された電荷が
トランジスタ５３を通して放電される。これにより、コ
ンデンサ５２の充電電圧が略０Ｖとなるので、基準信号
発生回路５５の定電流回路２２の右側のトランジスタの
コレクタ端子とコンデンサ５２との接続点Ｃの電圧ＶC
が図３(Ａ)に示すように略０Ｖまで降下する。
【００１６】本実施形態では、出力電圧検出回路１０か
らの帰還制御信号ＶFBに基づいて制御回路１３内の基準
信号発生回路５５のコンデンサ５２への充電電流が制御
され、コンデンサ５２の充電電圧、即ち接続点Ｃの電圧
ＶCが可変される。接続点Ｃの電圧ＶCは、コンパレータ
５１内の第１の比較手段にてＭＯＳ-ＦＥＴ５に流れる
電流ＩDの電流検出信号ＶISにより抵抗２６、２７の接
続点Ａに発生する電圧ＶAと比較される。ＭＯＳ-ＦＥＴ
５に流れる電流ＩDの増加により、接続点Ａの電圧ＶAが
接続点Ｃの電圧ＶCより低くなると、コンパレータ５１
の比較出力端子５１dから出力される第１の比較手段の
比較出力信号が高レベルとなり、ＭＯＳ-ＦＥＴ５に流
れる電流ＩDが略０となる。これにより、ＭＯＳ-ＦＥＴ
５に流れる電流ＩDの最大値が制御され、負荷９に供給
される直流出力電圧ＶOUTが一定値に制御される。した
がって、負荷９の状態に応じて可変される基準信号発生
回路５５のコンデンサ５２の充電電圧によりＭＯＳ-Ｆ
ＥＴ５に流れる電流ＩDの最大値が制御されるので、負
荷９が軽負荷状態の場合におけるサージ電流による制御
回路１３内のコンパレータ５１の誤動作を防止でき、軽
負荷時においても高安定なＭＯＳ-ＦＥＴ５のオン・オ
フ制御が可能となる。また、負荷９が過負荷状態又は負
荷９間が略短絡状態で出力電圧検出回路１０からの帰還
制御信号ＶFBが略０である場合は、ＭＯＳ-ＦＥＴ５の
制限電流値に対応する抵抗２３、２４の接続点Ｂの電圧
ＶBと抵抗２６、２７の接続点Ａの電圧ＶAとがコンパレ
ータ５１内の第２の比較手段により比較され、その比較
出力信号によりＭＯＳ-ＦＥＴ５に流れる電流ＩDが一定
値に制限されるので、過負荷時又は出力短絡時において
もＭＯＳ-ＦＥＴ５に流れる電流ＩDを一定値に制限する
ことが可能となる。
らの帰還制御信号ＶFBに基づいて制御回路１３内の基準
信号発生回路５５のコンデンサ５２への充電電流が制御
され、コンデンサ５２の充電電圧、即ち接続点Ｃの電圧
ＶCが可変される。接続点Ｃの電圧ＶCは、コンパレータ
５１内の第１の比較手段にてＭＯＳ-ＦＥＴ５に流れる
電流ＩDの電流検出信号ＶISにより抵抗２６、２７の接
続点Ａに発生する電圧ＶAと比較される。ＭＯＳ-ＦＥＴ
５に流れる電流ＩDの増加により、接続点Ａの電圧ＶAが
接続点Ｃの電圧ＶCより低くなると、コンパレータ５１
の比較出力端子５１dから出力される第１の比較手段の
比較出力信号が高レベルとなり、ＭＯＳ-ＦＥＴ５に流
れる電流ＩDが略０となる。これにより、ＭＯＳ-ＦＥＴ
５に流れる電流ＩDの最大値が制御され、負荷９に供給
される直流出力電圧ＶOUTが一定値に制御される。した
がって、負荷９の状態に応じて可変される基準信号発生
回路５５のコンデンサ５２の充電電圧によりＭＯＳ-Ｆ
ＥＴ５に流れる電流ＩDの最大値が制御されるので、負
荷９が軽負荷状態の場合におけるサージ電流による制御
回路１３内のコンパレータ５１の誤動作を防止でき、軽
負荷時においても高安定なＭＯＳ-ＦＥＴ５のオン・オ
フ制御が可能となる。また、負荷９が過負荷状態又は負
荷９間が略短絡状態で出力電圧検出回路１０からの帰還
制御信号ＶFBが略０である場合は、ＭＯＳ-ＦＥＴ５の
制限電流値に対応する抵抗２３、２４の接続点Ｂの電圧
ＶBと抵抗２６、２７の接続点Ａの電圧ＶAとがコンパレ
ータ５１内の第２の比較手段により比較され、その比較
出力信号によりＭＯＳ-ＦＥＴ５に流れる電流ＩDが一定
値に制限されるので、過負荷時又は出力短絡時において
もＭＯＳ-ＦＥＴ５に流れる電流ＩDを一定値に制限する
ことが可能となる。
【００１７】本発明の実施態様は上記の実施形態に限定
されず、種々の変更が可能である。例えば、上記の実施
形態では三入力型のコンパレータ５１内に第１及び第２
の比較手段を設けた例を示したが、第１及び第２の比較
手段をそれぞれ通常の二入力型のコンパレータで構成し
てもよい。また、上記の実施形態ではフライバック型の
直流電源装置に適用した例を示したが、フォワード型の
直流電源装置にも適用が可能である。更に、上記の実施
形態ではスイッチング素子としてＭＯＳ-ＦＥＴを使用
した例を示したが、バイポーラ形トランジスタ、接合型
電界効果トランジスタ（Ｊ-ＦＥＴ）等の他のスイッチ
ング素子を使用してもよい。
されず、種々の変更が可能である。例えば、上記の実施
形態では三入力型のコンパレータ５１内に第１及び第２
の比較手段を設けた例を示したが、第１及び第２の比較
手段をそれぞれ通常の二入力型のコンパレータで構成し
てもよい。また、上記の実施形態ではフライバック型の
直流電源装置に適用した例を示したが、フォワード型の
直流電源装置にも適用が可能である。更に、上記の実施
形態ではスイッチング素子としてＭＯＳ-ＦＥＴを使用
した例を示したが、バイポーラ形トランジスタ、接合型
電界効果トランジスタ（Ｊ-ＦＥＴ）等の他のスイッチ
ング素子を使用してもよい。
【００１８】
【発明の効果】本発明によれば、負荷が軽負荷状態でス
イッチング素子に流れる電流の最大値が小さい場合にお
いてもサージ電流等により制御回路が誤動作しないの
で、負荷変動や入力電圧変動にかかわらず、常時高安定
なスイッチング制御が可能である。また、負荷が過負荷
状態又は出力が短絡状態で帰還制御信号が略０である場
合においてもスイッチング素子に流れる電流を一定値に
制限できるので、過剰なスイッチング電流によりスイッ
チング素子が受ける熱的なストレスを最小限に抑えるこ
とが可能となる。
イッチング素子に流れる電流の最大値が小さい場合にお
いてもサージ電流等により制御回路が誤動作しないの
で、負荷変動や入力電圧変動にかかわらず、常時高安定
なスイッチング制御が可能である。また、負荷が過負荷
状態又は出力が短絡状態で帰還制御信号が略０である場
合においてもスイッチング素子に流れる電流を一定値に
制限できるので、過剰なスイッチング電流によりスイッ
チング素子が受ける熱的なストレスを最小限に抑えるこ
とが可能となる。
【図１】 本発明の一実施形態を示す直流電源装置の電
気回路図
気回路図
【図２】 通常時、過負荷時及び出力短絡時における図
１の回路の各部の電圧及び電流を示す波形図
１の回路の各部の電圧及び電流を示す波形図
【図３】 軽負荷時における図１の回路の各部の電圧及
び電流を示す波形図
び電流を示す波形図
【図４】 従来の直流電源装置を示す電気回路図
【図５】 図４に示す出力電圧検出回路の内部構成を示
す電気回路図
す電気回路図
【図６】 通常時における図４の回路の各部の電圧及び
電流を示す波形図
電流を示す波形図
【図７】 軽負荷時における図４の回路の各部の電圧及
び電流を示す波形図
び電流を示す波形図
１，２．．．直流入力端子、 ３．．．入力平滑コンデ
ンサ、 ４．．．トランス、 ４a．．．１次巻線、
４b．．．２次巻線、 ４c．．．３次巻線、５．．．Ｍ
ＯＳ-ＦＥＴ（スイッチング素子）、 ６．．．整流用
ダイオード、７．．．出力平滑コンデンサ、 ８．．．
整流平滑回路、 ９．．．負荷、１０．．．出力電圧検
出回路（出力電圧検出手段）、 １０a，１０b．．．出
力電圧入力端子、 １０c．．．検出出力端子、 １
１．．．電流検出用抵抗（電流検出手段）、 １
２．．．フォトカプラ、 １２a．．．発光部、 １２
b．．．受光部、 １３．．．制御回路、 １３a．．．
帰還信号入力端子、 １３b．．．電流検出信号入力端
子、 １３c．．．電源端子、 １３d．．．制御信号出
力端子、 １３e．．．接地端子、 １４．．．起動用
抵抗、 １５．．．整流用ダイオ ード、 １６．．．
平滑コンデンサ、 １７．．．制御電源回路、１
８．．．電圧共振用コンデンサ、 ２１．．．制御回路
用レギュレータ、 ２２．．．定電流回路、 ２３，２
４．．．抵抗、 ２５．．．基準電源、 ２６，２
７．．．抵抗、 ２８．．．コンパレータ、 ２８
a．．．非反転入力端子、 ２８b．．．反転入力端子、
２８c．．．比較出力端子、 ２９．．．発振回路、
３０．．．駆動回路、 ３１．．．トランジスタ、
３２，３３．．．抵抗、 ３４，３５．．．ダイオー
ド、 ３６．．．トランジスタ、 ３７．．．コンパレ
ータ、 ３８．．．オフ期間設定用コンデンサ、 ３
９．．．オフ期間設定用抵抗、 ４１，４２．．．分圧
用抵抗、 ４３．．．誤差増幅用トランジスタ、 ４
４．．．定電圧ダイオード、 ４５．．．抵抗、 ５
１．．．コンパレータ（比較素子）、 ５２．．．コン
デンサ、 ５３．．．トランジスタ、５４．．．反転増
幅器、 ５５．．．基準信号発生回路、
ンサ、 ４．．．トランス、 ４a．．．１次巻線、
４b．．．２次巻線、 ４c．．．３次巻線、５．．．Ｍ
ＯＳ-ＦＥＴ（スイッチング素子）、 ６．．．整流用
ダイオード、７．．．出力平滑コンデンサ、 ８．．．
整流平滑回路、 ９．．．負荷、１０．．．出力電圧検
出回路（出力電圧検出手段）、 １０a，１０b．．．出
力電圧入力端子、 １０c．．．検出出力端子、 １
１．．．電流検出用抵抗（電流検出手段）、 １
２．．．フォトカプラ、 １２a．．．発光部、 １２
b．．．受光部、 １３．．．制御回路、 １３a．．．
帰還信号入力端子、 １３b．．．電流検出信号入力端
子、 １３c．．．電源端子、 １３d．．．制御信号出
力端子、 １３e．．．接地端子、 １４．．．起動用
抵抗、 １５．．．整流用ダイオ ード、 １６．．．
平滑コンデンサ、 １７．．．制御電源回路、１
８．．．電圧共振用コンデンサ、 ２１．．．制御回路
用レギュレータ、 ２２．．．定電流回路、 ２３，２
４．．．抵抗、 ２５．．．基準電源、 ２６，２
７．．．抵抗、 ２８．．．コンパレータ、 ２８
a．．．非反転入力端子、 ２８b．．．反転入力端子、
２８c．．．比較出力端子、 ２９．．．発振回路、
３０．．．駆動回路、 ３１．．．トランジスタ、
３２，３３．．．抵抗、 ３４，３５．．．ダイオー
ド、 ３６．．．トランジスタ、 ３７．．．コンパレ
ータ、 ３８．．．オフ期間設定用コンデンサ、 ３
９．．．オフ期間設定用抵抗、 ４１，４２．．．分圧
用抵抗、 ４３．．．誤差増幅用トランジスタ、 ４
４．．．定電圧ダイオード、 ４５．．．抵抗、 ５
１．．．コンパレータ（比較素子）、 ５２．．．コン
デンサ、 ５３．．．トランジスタ、５４．．．反転増
幅器、 ５５．．．基準信号発生回路、
Claims (2)
- 【請求項１】 直流電源と、複数の巻線を有するトラン
スと、前記直流電源の両端に直列接続された前記トラン
スの１次巻線及びスイッチング素子と、前記トランスの
２次巻線に整流平滑回路を介して接続される負荷と、該
負荷の電圧を検出して帰還制御信号を生成する出力電圧
検出手段と、前記スイッチング素子に流れる電流をそれ
に対応する電圧として検出する電流検出手段と、前記出
力電圧検出手段の帰還制御信号及び前記電流検出手段の
検出信号に基づいて前記スイッチング素子の制御端子に
付与するオン・オフ制御信号を出力する制御回路とを備
え、前記制御回路のオン・オフ制御信号により前記スイ
ッチング素子をオン・オフ制御して前記負荷に供給する
直流出力電圧を一定値に制御する直流電源装置におい
て、 前記制御回路は、コンデンサを含みかつ前記出力電圧検
出手段の帰還制御信号に基づいて前記コンデンサへの充
電電流を制御することにより前記コンデンサの充電電圧
を可変する基準信号発生回路と、該基準信号発生回路の
前記コンデンサの充電電圧値と前記電流検出手段の電圧
値とを比較する第１の比較手段と、前記スイッチング素
子の制限電流値に対応する電圧を発生する基準電源と、
該基準電源の電圧値と前記電流検出手段の電圧値とを比
較する第２の比較手段とを有し、前記第１の比較手段の
比較出力信号により前記スイッチング素子に流れる電流
の最大値を制御して前記負荷に供給される直流出力電圧
を一定値に制御し、前記出力電圧検出手段の帰還制御信
号が略０であるときに前記第２の比較手段の比較出力信
号により前記スイッチング素子に流れる電流を一定値に
制限することを特徴とする直流電源装置。 - 【請求項２】 前記第１の比較手段及び前記第２の比較
手段を同一の比較素子内に設けた「請求項１」に記載の
直流電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22392497A JP3161514B2 (ja) | 1997-08-20 | 1997-08-20 | 直流電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22392497A JP3161514B2 (ja) | 1997-08-20 | 1997-08-20 | 直流電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1169806A true JPH1169806A (ja) | 1999-03-09 |
| JP3161514B2 JP3161514B2 (ja) | 2001-04-25 |
Family
ID=16805853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22392497A Expired - Lifetime JP3161514B2 (ja) | 1997-08-20 | 1997-08-20 | 直流電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161514B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT409803B (de) * | 1999-06-16 | 2002-11-25 | Fronius Schweissmasch Prod | Verfahren zum erkennen einer an einen wechselrichter bedarfsweise anschaltbaren last und entsprechendes lasterkennungssystem |
| JP2006158073A (ja) * | 2004-11-29 | 2006-06-15 | Fuji Electric Holdings Co Ltd | キャパシタの充放電方法および電力変換装置 |
-
1997
- 1997-08-20 JP JP22392497A patent/JP3161514B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT409803B (de) * | 1999-06-16 | 2002-11-25 | Fronius Schweissmasch Prod | Verfahren zum erkennen einer an einen wechselrichter bedarfsweise anschaltbaren last und entsprechendes lasterkennungssystem |
| JP2006158073A (ja) * | 2004-11-29 | 2006-06-15 | Fuji Electric Holdings Co Ltd | キャパシタの充放電方法および電力変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3161514B2 (ja) | 2001-04-25 |
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Legal Events
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