JPH1168579A - 可変長復号化方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 データメモリに格納された複数の可変長符号
語からなるビットストリームデータを読み出し、可変長
符合語を１語ずつ順番に復号していく際に、ハードウェ
アを大規模化することなく、効率良く可変長復号を実現
する。 【解決手段】 データメモリ１００からビットストリー
ムデータを可変長符号語の最長ビット長（例えば１６ビ
ット）の２倍以上の所定のビット幅（３２ビット）で読
み出す。そして、デコーダ１２０で解読された可変長符
号語のビット長の累算値である加算器１２２の加算結果
が１６以上になったとき、言い換えれば、読み出したビ
ットストリームデータから解読された可変長符号語を削
除した残りのビットストリームデータのビット長が、可
変長符号語の最長ビット長以下になったときに、データ
メモリ１００から新たにビットストリームデータを読み
出すことにより、データメモリ１００からの読出し回数
を減らすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データメモリに格
納された複数の可変長符号語からなるビットストリーム
データを読み出し、可変長符合語を１語ずつ順番に復号
していく可変長復号化方法および装置に関するものであ
る。

【０００２】

【従来の技術】近年、ディジタル移動体通信システムの
技術的発展は著しく、マルチメディア通信、パーソナル
移動体通信端末をはじめとしてさまざまな技術が活発に
議論、研究されている。通信されるデータは音声、画
像、ＦＡＸ、オーディオデータなど多岐に渡っている
が、これからのマルチメディア通信では画像データが主
役になることは間違いない。

【０００３】画像データは膨大であるため、データの圧
縮伸長は必須の技術と言える。この圧縮伸長アルゴリズ
ムはＭＰＥＧ１，ＭＰＥＧ２，Ｈ．２６１，そしてＨ．
２６３等、その用途に従って多く標準化されてきてい
る。圧縮方法の一つとして符号語の割当の工夫がある。
例えば量子化後のデータをスキャンすること等で得られ
たビット列に対して符号語を割り当てて、その符号語を
送信することが行なわれるが、その際に統計的に生じる
確率が高いビット列にはビット長の短い符号語を割り当
て、逆に生じる確率が低いビット列にはビット長の長い
符号語を割り当てる可変長符号化方式などである。この
ようにするとそのままのビット列を送信するよりも少な
い送信量で同じ情報が送信できるようになる。この可変
長符号語は先頭のビットから順に探索していけば必ず一
意に決定できるという性質を持っている。

【０００４】可変長符号化はビット列が与えられると、
そのビット列に対応する可変長符号語をあらかじめ設定
されたテーブル等を参照するなどして得た後、それらの
可変長符号語を全て連結して一つのビットストリームと
して復号器側に送る。可変長復号はビットストリームを
受け取り、まず先頭の可変長符号語を解読する。解読し
た可変長符号語のビット長分のデータをビットストリー
ムデータから取り除く。そして次の可変長符号語を解読
する、ということを繰り返す。

【０００５】このような可変長復号を実現するプロセッ
サ（ＤＳＰを含む）を用いた従来の可変長復号化方法
を、図４および図５を参照しながら、さらに詳しく説明
する。図４はデータメモリ中のビットストリームデータ
の格納状態を示す図、図５は従来の可変長復号化方法を
示す図である。ここでは、図４に示すように、データメ
モリの任意の１つのアドレスに記憶されるデータ幅を１
６ビットとして説明する。図４において、Ａ（ａ１〜ａ
３）は３ビット，Ｂ（ｂ１〜ｂ８）は８ビット，Ｃ（ｃ
１〜ｃ４）は４ビット，Ｄ（ｄ１〜ｄ５）は５ビット，
Ｅ（ｅ１〜ｅ６）は６ビット，Ｆ（ｆ１〜ｆ３）は３ビ
ット，Ｇ（ｇ１〜ｇ７）は７ビットのそれぞれ可変長符
号語である。

【０００６】図５に示すように、まず、ステップ１で、
データメモリ中の１ワード目のビットストリームデータ
を読み出し、先頭の可変長符号語Ａを解読するととも
に、その可変長符号語Ａのビット長を検出する（ステッ
プ２）。解読した可変長符号語Ａのデータをビットスト
リームデータから取り除くため、検出したビット長（３
ビット）分だけ左シフトする（ステップ３）。そして、
次のデータをデータメモリから読み出し、１ワードのビ
ット長（１６ビット）から上記検出したビット長（３ビ
ット）を引いた分だけ右シフトする（ステップ４）。ス
テップ３のデータとステップ４のデータとの論理和
のデータを求める（ステップ５）。つぎに、ステップ
６はステップ２に戻り、ステップ５で求めたデータの
先頭の可変長符号語Ｂを解読するとともに、その可変長
符号語Ｂのビット長を検出して、以下同様に繰り返すこ
とになる。このようにして、データメモリ中にあるビッ
トストリームデータを読み出し、先頭の可変長符号語を
解読した後、データメモリからデータを補い、論理演算
等でデータの連結を行ない、連続的に可変長復号を行な
っていた。

【０００７】また、ハードロジックでは２組のバレルシ
フタ等を用いて効率的に可変長復号を実現していた。例
えば「HIGH-SPEED VARIABLE-LENGTH DECODER」USP-5,24
5,338 （米国特許第5,245,338 号）に記載されている。

【０００８】

【発明が解決しようとする課題】上記従来の可変長復号
化方法では、データの結合処理が繁雑で処理効率が落ち
ていた。また、プロセッサに上記のハードロジックのよ
うなアクセラレータを用意するのはハード規模が大きく
なってしまうという問題点を有していた。本発明の目的
は、データメモリに格納された複数の可変長符号語から
なるビットストリームデータを読み出し、可変長符合語
を１語ずつ順番に復号していく際に、ハードウェアを大
規模化することなく、効率良く可変長復号を実現できる
可変長復号化方法および装置を提供することである。

【０００９】

【課題を解決するための手段】請求項１記載の可変長復
号化方法は、複数の可変長符号語からなるビットストリ
ームデータが格納されたデータメモリから、ビットスト
リームデータを最長の可変長符号語のビット長の２倍以
上の所定のビット幅で読み出す第１の処理と、データメ
モリから読み出したビットストリームデータのうち先頭
の可変長符号語を解読するとともに先頭の可変長符号語
のビット長を検出する第２の処理と、読み出したビット
ストリームデータから解読された可変長符号語を削除
し、この削除されたつぎの可変長符号語を新たに先頭の
可変長符号語とする第３の処理と、第２の処理と第３の
処理とを繰り返し、第２の処理で検出する可変長符号語
のビット長の累算値を求め、第１の処理で読み出す所定
のビット幅から累算値を減算した値が最長の可変長符号
語のビット長以下になったときに、読み出したビットス
トリームデータから解読された可変長符号語を削除した
残りのビットストリームデータを含むビットストリーム
データをデータメモリから第１の処理と同じ所定のビッ
ト幅で読み出す第４の処理とを含むことを特徴とする。

【００１０】この可変長復号化方法によれば、ビットス
トリームデータを最長の可変長符号語のビット長の２倍
以上の所定のビット幅で読み出すようにし、その所定の
ビット幅から解読された可変長符号語のビット長の累算
値を減算した値が、最長の可変長符号語のビット長以下
になったとき、すなわち、読み出したビットストリーム
データから解読された可変長符号語を削除した残りのビ
ットストリームデータのビット長が、最長の可変長符号
語のビット長以下になったときに、データメモリからビ
ットストリームデータを読み出すことにより、データメ
モリからの読出し回数を減らし、また、従来のようなビ
ットストリームデータの結合処理がないため、ハードウ
ェアを大規模化することなく、効率良く可変長復号を実
現することができる。

【００１１】請求項２記載の可変長復号化装置は、複数
の可変長符号語からなるビットストリームデータを格納
するデータメモリと、データメモリからビットストリー
ムデータを最長の可変長符号語のビット長の２倍以上の
所定のビット幅で読み出しを行うためのアドレスをデー
タメモリへ供給するアドレス供給手段と、データメモリ
から読み出したビットストリームデータをそのまま出力
するとともに、自己出力したビットストリームデータか
ら解読された可変長符号語を論理シフトすることにより
削除して出力するバレルシフタと、バレルシフタから出
力されるビットストリームデータのうち先頭の可変長符
号語を解読するとともに先頭の可変長符号語のビット長
を検出するデコーダと、デコーダで検出する可変長符号
語のビット長の累算値を求め、データメモリから読み出
す所定のビット幅から累算値を減算した値が最長の可変
長符号語のビット長以下になったときに、新規読み出し
指示信号を発する演算手段とを備えてあり、アドレス供
給手段は、演算手段の新規読み出し指示信号に応答し
て、読み出したビットストリームデータからデコーダで
解読された可変長符号語を削除した残りのビットストリ
ームデータを含むビットストリームデータをデータメモ
リから所定のビット幅で読み出すためのアドレスをも供
給するようにしたことを特徴とする。

【００１２】この可変長復号化装置によれば、アドレス
供給手段から供給されるアドレスにより、ビットストリ
ームデータを最長の可変長符号語のビット長の２倍以上
の所定のビット幅で読み出すようにし、その所定のビッ
ト幅からデコーダで解読された可変長符号語のビット長
の累算値を減算した値が、最長の可変長符号語のビット
長以下になったとき、すなわち、読み出したビットスト
リームデータから解読された可変長符号語を削除した残
りのビットストリームデータのビット長が、最長の可変
長符号語のビット長以下になったときに、アドレス供給
手段が演算手段の新規読み出し指示信号に応答してデー
タメモリからビットストリームデータを読み出すことに
より、データメモリからの読出し回数を減らし、また、
従来のようなビットストリームデータの結合処理がない
ため、ハードウェアを大規模化することなく、効率良く
可変長復号を実現することができる。

【００１３】請求項３記載の可変長復号化装置は、請求
項２記載の可変長復号化装置装置において、アドレス供
給手段は、データメモリに供給する先頭アドレスがプロ
グラムにより指定され、演算手段の新規読み出し指示信
号に応答して先頭アドレスから順次インクリメントした
アドレスを生成するようにしている。このように、デー
タメモリからはじめに読み出す先頭アドレスがプログラ
ムにより指定されると、その後はアドレス供給手段が順
次アドレスを生成し、データメモリに供給する。

【００１４】請求項４記載の可変長復号化装置は、請求
項３記載の可変長復号化装置において、ビットストリー
ムデータ内の最長の可変長符号語のビット長が、データ
メモリの任意の１つのアドレスに格納されるビットスト
リームデータのビット幅以下であり、アドレス供給手段
は、プログラムにより先頭アドレスが指定されたときに
指定された先頭アドレスとその次のアドレスとをデータ
メモリへ供給するとともに、演算手段の新規読み出し指
示信号に応答して先頭アドレスから順次インクリメント
して生成したアドレスとその次のアドレスとをデータメ
モリへ供給するようにしている。

【００１５】このように、最長の可変長符号語のビット
長が、データメモリの任意の１つのアドレスに格納され
るビットストリームデータのビット幅以下であるとき
に、データメモリからはじめに読み出す先頭アドレスが
プログラムにより指定されると、アドレス供給手段は先
頭アドレスとその次のアドレスとをデータメモリへ供給
し、その後はアドレス供給手段が先頭アドレスから順次
インクリメントして生成したアドレスとその次のアドレ
スとをデータメモリへ供給することにより、データメモ
リから、連続した２つのアドレスに格納されているビッ
トストリームデータを一度に読み出すことになり、読み
出されたビットストリームデータは最長の可変長符号語
のビット長の２倍以上のビット幅となる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の実施の
形態における可変長復号化装置の構成図であり、基本デ
ータ幅が１６ビットの演算回路およびその演算回路を有
するプロセッサの内部回路の一部を示す。ここで可変長
符号語の最長ビット長は１６ビットあるいはそれ以下で
あるとする。

【００１７】図１において、１００は読み出し、書き込
み可能なデータメモリであり、可変長符号化されたビッ
トストリームデータが格納される。１１０はデータメモ
リ１００と後述のバレルシフタ１１２に接続され、デー
タメモリ１００の出力とバレルシフタ１１２の出力を切
り替えて後述のラッチ１１１へ出力する第１のマルチプ
レクサ（３２ビット×２入力、３２ビット出力）であ
る。後述の動作状態信号１３５が「０」である場合に
は、データメモリ１００の出力を選択し出力する。ま
た、動作状態信号１３５が「１」である場合には、後述
の加算器１２２のキャリー信号１２４に依存し、キャリ
ー信号１２４が「１」である時はデータメモリ１００の
出力を選択し、キャリー信号１２４が「０」である時は
バレルシフタ１１２の出力を選択し、出力する。

【００１８】１１１は第１のマルチプレクサ１１０の出
力をラッチするラッチ（３２ビット）である。１１２は
後述の第２のマルチプレクサ１１３の出力データにより
シフトビット数を決定し、ラッチ１１１の出力を論理シ
フトするバレルシフタ（３２ビット入力、３２ビット出
力）である。

【００１９】１１３は後述のラッチ１２１と後述のラッ
チ１２３に接続され、ラッチ１２１の出力とラッチ１２
３の出力を切り替えてバレルシフタ１１２へ出力する第
２のマルチプレクサ（４ビット×２入力、４ビット出
力）である。後述のラッチ１２５の出力が「１」である
時はラッチ１２３の出力を選択し、「０」である時はラ
ッチ１２１の出力を選択し、出力する。

【００２０】１２０はバレルシフタ１１２の出力をデコ
ードし、入力された可変長符号語に対応する固定長符号
語を出力するとともに、入力された可変長符号語のビッ
ト長を出力する第１のデコーダである。１２１は第１の
デコーダ１２０から出力される可変長符号語のビット長
をラッチするラッチ（４ビット）である。

【００２１】１２２はラッチ１２１のデータとラッチ１
２３のデータとを加算する加算器（４ビット＋４ビット
→４ビット、キャリー信号）であり、加算結果が１６以
上のときにキャリー信号１２４を「１」とする。ただ
し、後述のラッチ１２５の出力が「１」である時、すな
わち１つ前のサイクルの加算結果が１６以上でキャリー
信号１２４が「１」であった時には、加算を行わない。
これはもし加算を行うと本質的でないキャリーが発生す
ることが考えられるからである。

【００２２】１２３は加算器１２２の出力をラッチする
ラッチ（４ビット）である。ただし、後述のラッチ１２
５の出力が「１」である時は、データを更新しない。１
２４は加算器１２２から出力され、加算結果が１６以上
のときには「１」となり、それ以外では「０」となるキ
ャリー信号である。１２５はキャリー信号１２４をラッ
チするラッチである。

【００２３】１３０は後述のアドレスデータ１３４と後
述のインクリメンタ１３２の出力データとを切り替えて
出力する第３のマルチプレクサである。後述の動作状態
信号１３５が「１」の時はインクリメンタ１３２の出力
を選択、「０」の時はアドレスデータ１３４を選択す
る。１３１は第３のマルチプレクサ１３０の出力をラッ
チするラッチである。

【００２４】１３２はラッチ１３１の出力をキャリー信
号１２４が「１」の時に１だけインクリメントするイン
クリメンタである。１３３はインクリメンタ１３２の出
力を解読して、インクリメンタ１３２の出力に対応する
アドレスと、そのアドレスに１加えたアドレスとをデー
タメモリ１００へ出力する第２のデコーダである。

【００２５】１３４はプログラムの指示によりプロセッ
サの他のブロック（図示せず）から与えられるアドレス
データである。１３５は可変長復号を行なう時には
「１」、それ以外では「０」となる動作状態信号であ
る。なお、上記説明では、デコーダ１２０は、可変長符
号語に対応する固定長符号語を出力するとしたが、固定
長符号語そのものでなく、固定長符号語が格納されるデ
ータメモリ（図示せず）のアドレスを出力するようにし
ても良い。

【００２６】また、加算器１２２およびラッチ１２３に
より請求項２における演算手段を構成し、キャリー信号
１２４が新規読み出し指示信号であり、第３のマルチプ
レクサ１３０，ラッチ１３１，インクリメンタ１３２お
よび第２のデコーダ１３３によりアドレス供給手段を構
成する。以上のように構成される本実施の形態における
可変長復号化装置において、その動作をさらに図２およ
び図３を参照しながら以下に説明する。

【００２７】図２はデータメモリ１００中のビットスト
リームデータの格納状態を示す図であり、ここでは、デ
ータメモリ１００の任意の１つのアドレスに記憶される
データ幅を１６ビットとし、ビットストリームデータが
データメモリの１００番地から格納されているとしてい
る。図２において、Ａ（ａ１〜ａ３）は３ビット，Ｂ
（ｂ１〜ｂ８）は８ビット，Ｃ（ｃ１〜ｃ４）は４ビッ
ト，Ｄ（ｄ１〜ｄ５）は５ビット，Ｅ（ｅ１〜ｅ６）は
６ビット，Ｆ（ｆ１〜ｆ３）は３ビット，Ｇ（ｇ１〜ｇ
７）は７ビット，Ｈ（ｈ１〜ｈ５）は５ビット，Ｉ（ｉ
１〜ｉ４）は４ビット，Ｊ（ｊ１〜ｊ３）は３ビットの
それぞれ可変長符号語である。

【００２８】また、図３は各ラッチ１１１，１２１，１
２３，１２５，１３１のデータおよびキャリー信号１２
４の状態の変化を示す図である。なお、ラッチ１１１，
１２１，１２３，１２５，１３１の初期値は「０」とす
る。まず、動作状態信号１３５を「０」とし、アドレス
データ１３４を１００番地として与える。このとき、第
３のマルチプレクサ１３０はアドレスデータ１３４を選
択し、その１００番地をラッチ１３１に入力する。ま
た、このとき、キャリー信号１２４は「０」であり、イ
ンクリメンタ１３２はラッチ１３１のデータ（１００番
地）をインクリメントせずにそのままデコーダ１３３お
よび第３のマルチプレクサ１３０に出力する。

【００２９】これによって、デコーダ１３３では、イン
クリメンタ１３２の出力データをデコードしてそれに対
応する１００番地のアドレスデータを生成するととも
に、そのアドレスデータに１加えた（１００＋１）番地
のアドレスデータを生成し、データメモリ１００から１
００番地と１０１番地のデータが読み出され、第１のマ
ルチプレクサ１１０を介してラッチ１１１にラッチされ
る。このとき、第１のマルチプレクサ１１０は動作状態
信号１３５によってデータメモリ１００の出力を選択す
るように制御されている。その後、動作状態信号１３５
を「１」として可変長復号状態に設定する。

【００３０】次に、ラッチ１１１から出力されるデータ
は最初のデータなのでバレルシフタ１１２でのシフトは
行なわれず、デコーダ１２０にはラッチ１１１のデータ
がそのまま入力される。すなわち、ラッチ１２１，１２
５の初期値が「０」であり、第２のマルチプレクサ１１
３の出力が「０」となり、バレルシフタ１１２でのシフ
ト数が０となる。また、バレルシフタ１１２の出力は、
キャリー信号１２４が「０」であり、第１のマルチプレ
クサ１１０で選択され、そのままラッチ１１１にラッチ
される。

【００３１】デコーダ１２０では、最初の可変長符号語
Ａがデコードされ、その可変長符号語Ａのビット長であ
る「３」がラッチ１２１にラッチされる。次に、加算器
１２２で、ラッチ１２１の出力「３」とラッチ１２３の
初期値「０」とが加算され、その加算結果の「３」がラ
ッチ１２３にラッチされる。ラッチ１２１の出力「３」
が第２のマルチプレクサ１１３により選択され、バレル
シフタ１１２によりラッチ１１１のデータを「３」だけ
左論理シフトしたデータが、第１のマルチプレクサ１１
０を介してラッチ１１１にラッチされるとともに、デコ
ーダ１２０に入力され、デコーダ１２０で２つ目の可変
長符号語Ｂがデコードされ、そのビット長である「８」
がラッチ１２１にラッチされる。

【００３２】次に、加算器１２２で、ラッチ１２３の出
力「３」とラッチ１２１の出力「８」とが加算され、そ
の加算結果の「１１」がラッチ１２３にラッチされる。
ラッチ１２１の出力「８」が第２のマルチプレクサ１１
３により選択され、バレルシフタ１１２によりラッチ１
１１のデータを「８」だけ左論理シフトしたデータが、
第１のマルチプレクサ１１０を介してラッチ１１１にラ
ッチされるとともに、デコーダ１２０に入力され、デコ
ーダ１２０で３つ目の可変長符号語Ｃがデコードされ、
そのビット長である「４」がラッチ１２１にラッチされ
る。

【００３３】次に、加算器１２２で、ラッチ１２３の出
力「１１」とラッチ１２１の出力「４」とが加算され、
その加算結果の「１５」がラッチ１２３にラッチされ
る。ラッチ１２１の出力「４」が第２のマルチプレクサ
１１３により選択され、バレルシフタ１１２によりラッ
チ１１１のデータを「４」だけ左論理シフトしたデータ
が、第１のマルチプレクサ１１０を介してラッチ１１１
にラッチされるとともに、デコーダ１２０に入力され、
デコーダ１２０で４つ目の可変長符号語Ｄがデコードさ
れ、そのビット長である「５」がラッチ１２１にラッチ
される。

【００３４】次に、加算器１２２で、ラッチ１２３の出
力「１５」とラッチ１２１の出力「５」とが加算され、
４ビットの加算器１２２からは加算結果として「４（１
５＋５−１６）」をラッチ１２３へ出力するとともにキ
ャリー信号１２４を「１」にする。したがって、「４」
がラッチ１２３にラッチされる。ラッチ１２１の出力
「５」が第２のマルチプレクサ１１３により選択され、
バレルシフタ１１２によりラッチ１１１のデータを
「５」だけ左論理シフトしたデータが、第１のマルチプ
レクサ１１０を介してラッチ１１１にラッチされるが、
このデータは正しくビット長を反映していない可能性が
ある。このとき、バレルシフタ１１２から左論理シフト
したデータがデコーダ１２０へ入力され、デコーダ１２
０は、入力されたデータに従いデコード動作を行うが、
入力データが正しくないので、正しくないデータ（図３
の×）がラッチ１２１にラッチされる。また、キャリー
信号１２４が「１」となることにより、インクリメンタ
１３２でアドレスが「１」インクリメントされ、データ
メモリ１００から１０１番地と１０２番地のデータが読
み出され、第１のマルチプレクサ１１０を介してラッチ
１１１にラッチされる。

【００３５】次に、ラッチ１２５の出力が「１」である
ため、加算器１２２では加算を行わず、ラッチ１２３の
内容は「４」のままで更新されない。また、ラッチ１２
５の出力が「１」であるため、第２のマルチプレクサ１
１３はラッチ１２３の出力「４」を選択して出力する。
バレルシフタ１１２によりラッチ１１１のデータを
「４」だけ左論理シフトしたデータが、第１のマルチプ
レクサ１１０を介してラッチ１１１にラッチされるとと
もに、デコーダ１２０に入力され、デコーダ１２０で５
つ目の可変長符号語Ｅがデコードされ、そのビット長で
ある「６」がラッチ１２１にラッチされる。

【００３６】次に、加算器１２２で、ラッチ１２３の出
力「４」とラッチ１２１の出力「６」とが加算され、そ
の加算結果の「１０」がラッチ１２３にラッチされる。
ラッチ１２１の出力「６」が第２のマルチプレクサ１１
３により選択され、バレルシフタ１１２によりラッチ１
１１のデータを「６」だけ左論理シフトしたデータが、
第１のマルチプレクサ１１０を介してラッチ１１１にラ
ッチされるとともに、デコーダ１２０に入力され、デコ
ーダ１２０で６つ目の可変長符号語Ｆがデコードされ、
そのビット長である「３」がラッチ１２１にラッチされ
る。

【００３７】以降、同様な手順を繰り返して復号化を実
現できる。以上のようにこの実施の形態によれば、第３
のマルチプレクサ１３０，ラッチ１３１，インクリメン
タ１３２および第２のデコーダ１３３により構成された
アドレス供給手段から供給されるアドレスにより、ビッ
トストリームデータを最長の可変長符号語のビット長
（例えば１６ビット）の２倍以上の所定のビット幅（３
２ビット）で読み出すようにしている。そして、デコー
ダ１２０で解読された可変長符号語のビット長の累算値
である加算器１２２の加算結果が１６以上になったと
き、言い換えれば、読み出すときの所定のビット幅（３
２ビット）からデコーダ１２０で解読された可変長符号
語のビット長の累算値を減算した値が、最長の可変長符
号語のビット長以下になったとき、すなわち、読み出し
たビットストリームデータから解読された可変長符号語
を削除した残りのビットストリームデータのビット長
が、最長の可変長符号語のビット長（１６ビット）以下
になったときに、上記のアドレス供給手段がキャリー信
号１２４（新規読み出し指示信号）に応答してデータメ
モリ１００からビットストリームデータを読み出すこと
により、データメモリ１００からの読出し回数を減ら
し、また、従来のようなビットストリームデータの結合
処理がないため、バレルシフタを２組使用した従来の構
成のようにハードウェアを大規模化することなく、効率
良く可変長復号を実現することができる。この実施の形
態では、通常のプロセッサの構成にデコーダ１２０，ラ
ッチ１２１等のわずかなハードウェアが追加された構成
である。

【００３８】また、上記実施の形態における可変長復号
化装置は、本発明による可変長復号化方法を実現する装
置の一例であり、本発明による可変長復号化方法は、複
数の可変長符号語からなるビットストリームデータが格
納されたデータメモリから、ビットストリームデータを
最長の可変長符号語のビット長の２倍以上の所定のビッ
ト幅で読み出す第１の処理と、データメモリから読み出
したビットストリームデータのうち先頭の可変長符号語
を解読するとともに先頭の可変長符号語のビット長を検
出する第２の処理と、読み出したビットストリームデー
タから解読された可変長符号語を削除し、この削除され
たつぎの可変長符号語を新たに先頭の可変長符号語とす
る第３の処理と、第２の処理と第３の処理とを繰り返
し、第２の処理で検出する可変長符号語のビット長の累
算値を求め、第１の処理で読み出す所定のビット幅から
累算値を減算した値が最長の可変長符号語のビット長以
下になったときに、読み出したビットストリームデータ
から解読された可変長符号語を削除した残りのビットス
トリームデータを含むビットストリームデータをデータ
メモリから第１の処理と同じ所定のビット幅で読み出す
第４の処理とを含むことを特徴とするものである。

【００３９】

【発明の効果】本発明によれば、複数の可変長符号語か
らなるビットストリームデータが格納されたデータメモ
リから、ビットストリームデータを読み出す回数を減ら
し、また、従来のようなビットストリームデータの結合
処理がないため、ハードウェアを大規模化することな
く、効率良く可変長復号を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態における可変長復号化装置
の構成図である。

【図２】本発明の実施の形態におけるデータメモリ中の
ビットストリームデータの格納状態を示す図である。

【図３】本発明の実施の形態における各ラッチのデータ
およびキャリー信号の状態の変化を示す図である。

【図４】従来の可変長復号化方法を説明するためのデー
タメモリ中のビットストリームデータの格納状態を示す
図である。

【図５】従来の可変長復号化方法を示す図である。

【符号の説明】

１００ データメモリ １１０，１１３，１３０ マルチプレクサ １１１，１２１，１２３，１２５，１３１ ラッチ １１２ バレルシフタ １２０，１３３ デコーダ １２２ 加算器 １２４ キャリー信号 １３２ インクリメンタ １３４ アドレスデータ １３５ 動作状態信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の可変長符号語からなるビットスト
   リームデータが格納されたデータメモリから、前記ビッ
   トストリームデータを最長の前記可変長符号語のビット
   長の２倍以上の所定のビット幅で読み出す第１の処理
   と、 前記データメモリから読み出したビットストリームデー
   タのうち先頭の可変長符号語を解読するとともに前記先
   頭の可変長符号語のビット長を検出する第２の処理と、 前記読み出したビットストリームデータから解読された
   可変長符号語を削除し、この削除されたつぎの可変長符
   号語を新たに先頭の可変長符号語とする第３の処理と、 前記第２の処理と前記第３の処理とを繰り返し、前記第
   ２の処理で検出する可変長符号語のビット長の累算値を
   求め、前記第１の処理で読み出す所定のビット幅から前
   記累算値を減算した値が前記最長の可変長符号語のビッ
   ト長以下になったときに、前記読み出したビットストリ
   ームデータから解読された可変長符号語を削除した残り
   のビットストリームデータを含むビットストリームデー
   タを前記データメモリから前記第１の処理と同じ所定の
   ビット幅で読み出す第４の処理とを含むことを特徴とす
   る可変長復号化方法。
2. 【請求項２】 複数の可変長符号語からなるビットスト
   リームデータを格納するデータメモリと、 前記データメモリから前記ビットストリームデータを最
   長の前記可変長符号語のビット長の２倍以上の所定のビ
   ット幅で読み出しを行うためのアドレスを前記データメ
   モリへ供給するアドレス供給手段と、 前記データメモリから読み出したビットストリームデー
   タをそのまま出力するとともに、自己出力したビットス
   トリームデータから解読された可変長符号語を論理シフ
   トすることにより削除して出力するバレルシフタと、 前記バレルシフタから出力されるビットストリームデー
   タのうち先頭の可変長符号語を解読するとともに前記先
   頭の可変長符号語のビット長を検出するデコーダと、 前記デコーダで検出する可変長符号語のビット長の累算
   値を求め、前記データメモリから読み出す所定のビット
   幅から前記累算値を減算した値が前記最長の可変長符号
   語のビット長以下になったときに、新規読み出し指示信
   号を発する演算手段とを備え、 前記アドレス供給手段は、前記演算手段の新規読み出し
   指示信号に応答して、前記読み出したビットストリーム
   データから前記デコーダで解読された可変長符号語を削
   除した残りのビットストリームデータを含むビットスト
   リームデータを前記データメモリから前記所定のビット
   幅で読み出すためのアドレスをも供給するようにしたこ
   とを特徴とする可変長復号化装置。
3. 【請求項３】 アドレス供給手段は、データメモリに供
   給する先頭アドレスがプログラムにより指定され、演算
   手段の新規読み出し指示信号に応答して前記先頭アドレ
   スから順次インクリメントしたアドレスを生成するよう
   にした請求項２記載の可変長復号化装置。
4. 【請求項４】 ビットストリームデータ内の最長の可変
   長符号語のビット長が、データメモリの任意の１つのア
   ドレスに格納されるビットストリームデータのビット幅
   以下であり、アドレス供給手段は、プログラムにより先
   頭アドレスが指定されたときに前記指定された先頭アド
   レスとその次のアドレスとを前記データメモリへ供給す
   るとともに、演算手段の新規読み出し指示信号に応答し
   て前記先頭アドレスから順次インクリメントして生成し
   たアドレスとその次のアドレスとを前記データメモリへ
   供給するようにした請求項３記載の可変長復号化装置。