JPH1167921A - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
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- JPH1167921A JPH1167921A JP9227947A JP22794797A JPH1167921A JP H1167921 A JPH1167921 A JP H1167921A JP 9227947 A JP9227947 A JP 9227947A JP 22794797 A JP22794797 A JP 22794797A JP H1167921 A JPH1167921 A JP H1167921A
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Abstract
(57)【要約】
【課題】 計算機援用設計によってレイアウトデータを
作成する場合に、レイアウト設計に要する時間を短縮さ
せて設計作業を効率化できる半導体集積回路のレイアウ
ト方法を提供する。 【解決手段】 計算機援用設計によってレイアウトデー
タを作成する半導体集積回路のレイアウト方法は、半導
体集積回路２１の内部論理領域２３にバッファ回路３６
を配置する配置工程と、バッファ回路３６に対して所望
のクロックネット３３を配線する配線工程とを有してい
る。半導体集積回路のレイアウト方法は更に、内部論理
領域２３を面積が相互に略等しい複数のブロック２４Ａ
〜２４Ｉに分割し、各ブロック２４Ａ〜２４Ｉに付属す
る遅延素子３４ａの数の大小によってクロック信号伝達
時の遅延量を各ブロック毎に調整してクロックスキュー
を低減するクロックスキュー低減工程Ｂとを有してい
る。
作成する場合に、レイアウト設計に要する時間を短縮さ
せて設計作業を効率化できる半導体集積回路のレイアウ
ト方法を提供する。 【解決手段】 計算機援用設計によってレイアウトデー
タを作成する半導体集積回路のレイアウト方法は、半導
体集積回路２１の内部論理領域２３にバッファ回路３６
を配置する配置工程と、バッファ回路３６に対して所望
のクロックネット３３を配線する配線工程とを有してい
る。半導体集積回路のレイアウト方法は更に、内部論理
領域２３を面積が相互に略等しい複数のブロック２４Ａ
〜２４Ｉに分割し、各ブロック２４Ａ〜２４Ｉに付属す
る遅延素子３４ａの数の大小によってクロック信号伝達
時の遅延量を各ブロック毎に調整してクロックスキュー
を低減するクロックスキュー低減工程Ｂとを有してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト方法に関し、特に、クロックスキューを低減
させるための工程を有する半導体集積回路のレイアウト
方法に関する。
レイアウト方法に関し、特に、クロックスキューを低減
させるための工程を有する半導体集積回路のレイアウト
方法に関する。
【０００２】
【従来の技術】半導体集積回路（以下、ＬＳＩと呼ぶ）
では、１つのクロック信号や、位相が異なる複数のクロ
ック信号を入力し、このクロック信号をＬＳＩ内の各フ
リップフロップに分配し、クロック信号に同期して、各
種演算や、デコード及びメモリのためのリード及びライ
ト等の動作を行う。ここで、クロック信号の分配元から
各供給先までの配線長が異なると、クロックスキューが
発生し、各供給先へのクロック信号の到達タイミングに
ズレが発ずる。クロックスキューが大きくなると、誤っ
た信号がフリップフロップに取り込まれ、或いは、不要
なひげ状パルスが論理ゲートの出力に発生し、ＬＳＩ全
体が誤動作することがある。このように、クロック同期
型のＬＳＩにおいては、動作速度等の性能はクロックス
キューの大小によって決まる。
では、１つのクロック信号や、位相が異なる複数のクロ
ック信号を入力し、このクロック信号をＬＳＩ内の各フ
リップフロップに分配し、クロック信号に同期して、各
種演算や、デコード及びメモリのためのリード及びライ
ト等の動作を行う。ここで、クロック信号の分配元から
各供給先までの配線長が異なると、クロックスキューが
発生し、各供給先へのクロック信号の到達タイミングに
ズレが発ずる。クロックスキューが大きくなると、誤っ
た信号がフリップフロップに取り込まれ、或いは、不要
なひげ状パルスが論理ゲートの出力に発生し、ＬＳＩ全
体が誤動作することがある。このように、クロック同期
型のＬＳＩにおいては、動作速度等の性能はクロックス
キューの大小によって決まる。
【０００３】そこで、従来のＬＳＩでは、クロックツリ
ーシンセシス（以下、簡単にＣＴＳと呼ぶ）を用いるこ
とによって、クロックラインを高駆動バッファのツリー
構造として各ブロックへのクロック入力の相対スキュー
を最小限に抑える試みがある。
ーシンセシス（以下、簡単にＣＴＳと呼ぶ）を用いるこ
とによって、クロックラインを高駆動バッファのツリー
構造として各ブロックへのクロック入力の相対スキュー
を最小限に抑える試みがある。
【０００４】図１１は、ＣＴＳによって配線した論理集
積回路（半導体集積回路）を示す模式図である。ＬＳＩ
の内部論理領域１３には、この論理領域１３外部に設け
られたクロック信号入力端子１１に接続されたバッファ
回路１２ａと、バッファ回路１２ａから順次に２倍、４
倍と２n倍で増加するように縦続接続されたバッファ回
路１２ｂ、１２ｃ、１２ｄ…とが配設される。内部論理
領域１３には更に、複数のバッファ回路１２ｄに夫々接
続された複数のフリップフロップ１５が配設される。こ
のように、ＬＳＩでは、バッファ回路１２ａから末端の
フリップフロップ１５まで、バッファ回路１２ｂ〜１２
ｄ等がクロックネット１０でツリー状に接続される。こ
のため、各段のバッファ回路１２ａ〜１２ｄの負荷容
量、つまり配線容量及び次段ゲートの入力容量等が一致
するように、クロック分配系が設計される。
積回路（半導体集積回路）を示す模式図である。ＬＳＩ
の内部論理領域１３には、この論理領域１３外部に設け
られたクロック信号入力端子１１に接続されたバッファ
回路１２ａと、バッファ回路１２ａから順次に２倍、４
倍と２n倍で増加するように縦続接続されたバッファ回
路１２ｂ、１２ｃ、１２ｄ…とが配設される。内部論理
領域１３には更に、複数のバッファ回路１２ｄに夫々接
続された複数のフリップフロップ１５が配設される。こ
のように、ＬＳＩでは、バッファ回路１２ａから末端の
フリップフロップ１５まで、バッファ回路１２ｂ〜１２
ｄ等がクロックネット１０でツリー状に接続される。こ
のため、各段のバッファ回路１２ａ〜１２ｄの負荷容
量、つまり配線容量及び次段ゲートの入力容量等が一致
するように、クロック分配系が設計される。
【０００５】図１２は、図１１で説明したＬＳＩを作成
する際のレイアウト方法を示すフローチャートである。
このレイアウト方法は、計算機援用設計（(Computer Ai
dedDesign)以下簡単にＣＡＤと呼ぶ）によって行われ
る。まず、与えられた回路仕様を満たすトランジスタレ
ベルの回路構成及び素子特性を決定する回路設計を実行
し、各要素を内部論理領域１３に初期配置する配置工程
を行う（ステップＳ１、Ｓ２）。次いで、設計された回
路の論理接続情報に従って、クロックネット１０をツリ
ー状に分配するクロックネットの分割工程を行い、各段
の負荷容量が一致するように、バッファ回路１２ａ〜１
２ｄを回路の論理接続情報に挿入する（ステップＳ３、
Ｓ４）。
する際のレイアウト方法を示すフローチャートである。
このレイアウト方法は、計算機援用設計（(Computer Ai
dedDesign)以下簡単にＣＡＤと呼ぶ）によって行われ
る。まず、与えられた回路仕様を満たすトランジスタレ
ベルの回路構成及び素子特性を決定する回路設計を実行
し、各要素を内部論理領域１３に初期配置する配置工程
を行う（ステップＳ１、Ｓ２）。次いで、設計された回
路の論理接続情報に従って、クロックネット１０をツリ
ー状に分配するクロックネットの分割工程を行い、各段
の負荷容量が一致するように、バッファ回路１２ａ〜１
２ｄを回路の論理接続情報に挿入する（ステップＳ３、
Ｓ４）。
【０００６】次いで、挿入したバッファ回路１２ａ〜１
２ｄを内部論理領域１３内に配置し、クロックネット１
０を等長配線することによって、各段のバッファ回路１
２ａ〜１２ｄの負荷容量を一致させてクロックスキュー
を低減させる（ステップＳ５、Ｓ６）。更に、回路で必
要な信号線を配線し、要素の配置変更や論理反転の要請
等に起因して満足できる配線がなされなくなった箇所、
つまり未配線状態の箇所の有無をチェックする（ステッ
プＳ７、Ｓ８）。この結果、未配線状態の箇所が存在す
る間はステップＳ２からの処理を繰り返し、未配線状態
の箇所が無くなった時点でステップＳ９に進み、レイア
ウトデータに基づいたマスクパターンデータの作成を行
う。
２ｄを内部論理領域１３内に配置し、クロックネット１
０を等長配線することによって、各段のバッファ回路１
２ａ〜１２ｄの負荷容量を一致させてクロックスキュー
を低減させる（ステップＳ５、Ｓ６）。更に、回路で必
要な信号線を配線し、要素の配置変更や論理反転の要請
等に起因して満足できる配線がなされなくなった箇所、
つまり未配線状態の箇所の有無をチェックする（ステッ
プＳ７、Ｓ８）。この結果、未配線状態の箇所が存在す
る間はステップＳ２からの処理を繰り返し、未配線状態
の箇所が無くなった時点でステップＳ９に進み、レイア
ウトデータに基づいたマスクパターンデータの作成を行
う。
【０００７】また、ＣＴＳを応用した手法による別の論
理集積回路が、特開平5-159080号公報に記載されてい
る。図１３は、該公報に記載の論理集積回路を示す模式
図である。この論理集積回路では、内部論理領域１３
が、相互に等しい面積を有する複数のブロックに分割さ
れている。分割された各ブロックには、クロック信号を
クロック発生源ＣＬから入力するための入力端子１１
と、入力端子１１に接続された複数段のバッファ回路１
４とを含むクロック分配系とが夫々独立に設けられる。
このクロック分配系は、クロック供給元から各供給先で
ある末端回路に向かって枝分かれするツリー状に構成さ
れる。各段におけるバッファ回路１４の相互間における
配線は、長さ及び容量が相互に等しく、且つ、各段のバ
ッファ回路１４におけるファンアウト数が同一になるよ
うに設計される。
理集積回路が、特開平5-159080号公報に記載されてい
る。図１３は、該公報に記載の論理集積回路を示す模式
図である。この論理集積回路では、内部論理領域１３
が、相互に等しい面積を有する複数のブロックに分割さ
れている。分割された各ブロックには、クロック信号を
クロック発生源ＣＬから入力するための入力端子１１
と、入力端子１１に接続された複数段のバッファ回路１
４とを含むクロック分配系とが夫々独立に設けられる。
このクロック分配系は、クロック供給元から各供給先で
ある末端回路に向かって枝分かれするツリー状に構成さ
れる。各段におけるバッファ回路１４の相互間における
配線は、長さ及び容量が相互に等しく、且つ、各段のバ
ッファ回路１４におけるファンアウト数が同一になるよ
うに設計される。
【０００８】図１４は、図１３の論理集積回路を作成す
るレイアウト方法の手順を示すフローチャートである。
このフローチャートにおける各処理工程は、ステップＳ
１０、Ｓ１１が図１１で説明したステップＳ１、Ｓ２に
共通し、ステップＳ１３〜Ｓ１９がステップＳ３〜Ｓ９
に共通しているが、配置工程とクロックネット分割工程
との間でチップブロック分割工程を行う点で異なる。す
なわち、上記公報に記載の論理集積回路をレイアウトす
る際には、内部論理領域１３内に各要素を配置した後
に、内部論理領域１３を任意のブロックに分割する。
るレイアウト方法の手順を示すフローチャートである。
このフローチャートにおける各処理工程は、ステップＳ
１０、Ｓ１１が図１１で説明したステップＳ１、Ｓ２に
共通し、ステップＳ１３〜Ｓ１９がステップＳ３〜Ｓ９
に共通しているが、配置工程とクロックネット分割工程
との間でチップブロック分割工程を行う点で異なる。す
なわち、上記公報に記載の論理集積回路をレイアウトす
る際には、内部論理領域１３内に各要素を配置した後
に、内部論理領域１３を任意のブロックに分割する。
【０００９】
【発明が解決しようとする課題】ところで、図１２及び
図１４を用いて夫々説明した従来のレイアウト方法で
は、クロックスキューを低減する処理が配置工程と配線
工程との間で同時進行的に行われていた（ステップＳ３
〜Ｓ６、ステップＳ１２〜Ｓ１６）。このため、未配線
状態の箇所が存在する場合には、そのための配線と同時
にクロックスキューの低減処理も同様に繰り返さなけれ
ばならず、レイアウト設計に要する時間が増大する不都
合を招いていた。
図１４を用いて夫々説明した従来のレイアウト方法で
は、クロックスキューを低減する処理が配置工程と配線
工程との間で同時進行的に行われていた（ステップＳ３
〜Ｓ６、ステップＳ１２〜Ｓ１６）。このため、未配線
状態の箇所が存在する場合には、そのための配線と同時
にクロックスキューの低減処理も同様に繰り返さなけれ
ばならず、レイアウト設計に要する時間が増大する不都
合を招いていた。
【００１０】本発明は、上記に鑑み、計算機援用設計に
よってレイアウトデータを作成する場合に、レイアウト
設計に要する時間を短縮させて設計作業を効率化できる
半導体集積回路のレイアウト方法を提供することを目的
とする。
よってレイアウトデータを作成する場合に、レイアウト
設計に要する時間を短縮させて設計作業を効率化できる
半導体集積回路のレイアウト方法を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路のレイアウト方法は、計算
機援用設計によってレイアウトデータを作成する半導体
集積回路のレイアウト方法において、半導体集積回路の
内部論理領域に要素を配置する配置工程と、前記要素に
対して所望の信号線を配線する配線工程と、前記内部論
理領域を面積が相互に略等しい複数のブロックに分割
し、該各ブロックに付属する遅延素子数の大小によって
クロック信号伝達時の遅延量を各ブロック毎に調整して
クロックスキューを低減するクロックスキュー低減工程
とを有することを特徴とする。ここで、分割した各ブロ
ックに付属する遅延素子数には０個も含まれる。
に、本発明の半導体集積回路のレイアウト方法は、計算
機援用設計によってレイアウトデータを作成する半導体
集積回路のレイアウト方法において、半導体集積回路の
内部論理領域に要素を配置する配置工程と、前記要素に
対して所望の信号線を配線する配線工程と、前記内部論
理領域を面積が相互に略等しい複数のブロックに分割
し、該各ブロックに付属する遅延素子数の大小によって
クロック信号伝達時の遅延量を各ブロック毎に調整して
クロックスキューを低減するクロックスキュー低減工程
とを有することを特徴とする。ここで、分割した各ブロ
ックに付属する遅延素子数には０個も含まれる。
【００１２】本発明の半導体集積回路のレイアウト方法
では、分割したブロック毎に遅延素子数の大小を調整し
てクロックスキューを低減することができるので、低減
処理が簡便になると共に、クロックスキュー低減工程を
配置工程及び配線工程から独立させることができる。こ
のため、未配線状態の箇所が存在する場合でも、クロッ
クスキューの低減処理とは別に配置／配線工程のみを繰
り返せば良いので、レイアウト設計に要する時間を短縮
させることができる。
では、分割したブロック毎に遅延素子数の大小を調整し
てクロックスキューを低減することができるので、低減
処理が簡便になると共に、クロックスキュー低減工程を
配置工程及び配線工程から独立させることができる。こ
のため、未配線状態の箇所が存在する場合でも、クロッ
クスキューの低減処理とは別に配置／配線工程のみを繰
り返せば良いので、レイアウト設計に要する時間を短縮
させることができる。
【００１３】好ましくは、前記クロックスキュー低減工
程は、前記配置工程及び配線工程に後続し、前記分割し
た各ブロックに、フリップフロップと該フリップフロッ
プに対応する遅延素子群とをグループ化して配置する工
程と、半導体集積回路にクロック信号を供給する入力端
子に最も近接するブロックを基準にし該基準のブロック
から離れたブロックほど遅延量が低減する遅延値を算出
し、該算出結果に基づいて、前記遅延素子群に備えた遅
延素子数を調整する工程とを含む。この場合、フリップ
フロップ及び遅延素子群を１つのグループとして扱いつ
つ遅延素子数を調整することができるので、クロックス
キューの低減処理が容易且つ迅速になる。
程は、前記配置工程及び配線工程に後続し、前記分割し
た各ブロックに、フリップフロップと該フリップフロッ
プに対応する遅延素子群とをグループ化して配置する工
程と、半導体集積回路にクロック信号を供給する入力端
子に最も近接するブロックを基準にし該基準のブロック
から離れたブロックほど遅延量が低減する遅延値を算出
し、該算出結果に基づいて、前記遅延素子群に備えた遅
延素子数を調整する工程とを含む。この場合、フリップ
フロップ及び遅延素子群を１つのグループとして扱いつ
つ遅延素子数を調整することができるので、クロックス
キューの低減処理が容易且つ迅速になる。
【００１４】更に好ましくは、前記クロックスキュー低
減工程が、前記各ブロックに配置された遅延素子の内で
不要な遅延素子を配線パターンに置換する工程を更に含
む。この場合、クロックスキューの低減処理がより簡便
になる。
減工程が、前記各ブロックに配置された遅延素子の内で
不要な遅延素子を配線パターンに置換する工程を更に含
む。この場合、クロックスキューの低減処理がより簡便
になる。
【００１５】また、前記クロックスキュー低減工程は、
前記配置工程及び配線工程に先行し、半導体集積回路に
クロック信号を供給する入力端子に最も近接するブロッ
クを基準にし該基準のブロックから離れたブロックほど
遅延量が低減する遅延値を算出し、該算出結果に基づい
て遅延素子数を調整した遅延素子群を各ブロックに配置
する工程を含むことも好ましい態様である。この場合、
分割したブロックに遅延素子群を例えば１個ずつ配置す
れば良いので、配置／配線工程の配線性や収容性への影
響をより少なくすることができる。
前記配置工程及び配線工程に先行し、半導体集積回路に
クロック信号を供給する入力端子に最も近接するブロッ
クを基準にし該基準のブロックから離れたブロックほど
遅延量が低減する遅延値を算出し、該算出結果に基づい
て遅延素子数を調整した遅延素子群を各ブロックに配置
する工程を含むことも好ましい態様である。この場合、
分割したブロックに遅延素子群を例えば１個ずつ配置す
れば良いので、配置／配線工程の配線性や収容性への影
響をより少なくすることができる。
【００１６】前記配置工程は、前記クロックスキュー低
減工程で配置した前記遅延素子群と対応する要素を前記
各ブロックに配置する工程を含むことが好ましい。この
場合、レイアウトデータの作成作業がより簡便になる。
減工程で配置した前記遅延素子群と対応する要素を前記
各ブロックに配置する工程を含むことが好ましい。この
場合、レイアウトデータの作成作業がより簡便になる。
【００１７】好ましくは、前記クロックスキュー低減工
程は、前記配置工程及び配線工程に後続し、半導体集積
回路にクロック信号を供給する入力端子に最も近接する
ブロックを基準にし該基準のブロックから離れたブロッ
クほど遅延量が低減する遅延値を算出し、該算出結果に
基づいて遅延素子数を調整した遅延素子群を、前記各ブ
ロックに配置した各要素間に挿入する工程を含む。
程は、前記配置工程及び配線工程に後続し、半導体集積
回路にクロック信号を供給する入力端子に最も近接する
ブロックを基準にし該基準のブロックから離れたブロッ
クほど遅延量が低減する遅延値を算出し、該算出結果に
基づいて遅延素子数を調整した遅延素子群を、前記各ブ
ロックに配置した各要素間に挿入する工程を含む。
【００１８】この場合、配置／配線工程の終了後に、遅
延値の算出結果に対応して各ブロックに遅延素子群を挿
入するので、フリップフロップ群が配置されないブロッ
クを認識しつつ、必要なブロックのみに遅延素子群を挿
入することができる。このため、配置／配線工程におい
ての配線性や収容性への影響をより少なくすることがで
きる。
延値の算出結果に対応して各ブロックに遅延素子群を挿
入するので、フリップフロップ群が配置されないブロッ
クを認識しつつ、必要なブロックのみに遅延素子群を挿
入することができる。このため、配置／配線工程におい
ての配線性や収容性への影響をより少なくすることがで
きる。
【００１９】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例のＬＳＩ
チップを模式的に示す平面図である。ＬＳＩチップ２１
は、クロック信号を入力する外部入力端子３１を備え、
チップ周縁部にＩ／Ｏブロックセル領域２２を備える。
Ｉ／Ｏブロックセル領域２２の内側に配置された内部論
理領域２３は、面積が相互に等しい複数のブロック２４
Ａ〜２４Ｉに分割される。
に説明する。図１は、本発明の第１実施形態例のＬＳＩ
チップを模式的に示す平面図である。ＬＳＩチップ２１
は、クロック信号を入力する外部入力端子３１を備え、
チップ周縁部にＩ／Ｏブロックセル領域２２を備える。
Ｉ／Ｏブロックセル領域２２の内側に配置された内部論
理領域２３は、面積が相互に等しい複数のブロック２４
Ａ〜２４Ｉに分割される。
【００２０】図２は、本実施形態例におけるＬＳＩチッ
プを作成するレイアウト方法の手順を示すフローチャー
ト、図３及び図４は、このレイアウト方法によるＬＳＩ
チップの作成過程を模式的に示す正面図である。フロー
チャートに示すレイアウト処理は、計算機援用設計（Ｃ
ＡＤ）によって行われる。
プを作成するレイアウト方法の手順を示すフローチャー
ト、図３及び図４は、このレイアウト方法によるＬＳＩ
チップの作成過程を模式的に示す正面図である。フロー
チャートに示すレイアウト処理は、計算機援用設計（Ｃ
ＡＤ）によって行われる。
【００２１】本実施形態例では、クロックスキュー低減
処理の内容が、図１２及び図１４で説明した従来方式に
おけるクロックスキューの低減処理とは異なるので、ク
ロックスキュー低減処理を、配置工程及び配線工程から
独立させて配置／配線工程の後に行うことが可能になっ
た。
処理の内容が、図１２及び図１４で説明した従来方式に
おけるクロックスキューの低減処理とは異なるので、ク
ロックスキュー低減処理を、配置工程及び配線工程から
独立させて配置／配線工程の後に行うことが可能になっ
た。
【００２２】即ち、本実施形態例では、ステップＳ３０
で、与えられた回路仕様を満たすトランジスタレベルの
回路構成及び素子特性を決定する回路設計を行い、次い
で、配置／配線工程Ａとクロックスキュー低減処理Ｂと
を実行し、設計された回路を評価しこれを元に設計し直
す。
で、与えられた回路仕様を満たすトランジスタレベルの
回路構成及び素子特性を決定する回路設計を行い、次い
で、配置／配線工程Ａとクロックスキュー低減処理Ｂと
を実行し、設計された回路を評価しこれを元に設計し直
す。
【００２３】配置／配線工程Ａでは、まず、内部論理領
域２３に要素としてのバッファ回路３６を初期配置する
配置工程を実行し、定められた通りに各バッファ回路３
６間をクロックネット（信号線）３３で結線する配線工
程を実行する。次いで、要素の配置変更や論理反転の要
請等に起因して満足できる配線がなされなくなった箇
所、つまり未配線状態の箇所の有無をチェックする（ス
テップＳ３１〜Ｓ３３）。この結果、未配線状態の箇所
が有れば、ステップＳ３１に戻って配置工程及び配線工
程を繰り返し実行し、未配線状態の箇所が無くなればク
ロックスキュー低減処理Ｂに進む。
域２３に要素としてのバッファ回路３６を初期配置する
配置工程を実行し、定められた通りに各バッファ回路３
６間をクロックネット（信号線）３３で結線する配線工
程を実行する。次いで、要素の配置変更や論理反転の要
請等に起因して満足できる配線がなされなくなった箇
所、つまり未配線状態の箇所の有無をチェックする（ス
テップＳ３１〜Ｓ３３）。この結果、未配線状態の箇所
が有れば、ステップＳ３１に戻って配置工程及び配線工
程を繰り返し実行し、未配線状態の箇所が無くなればク
ロックスキュー低減処理Ｂに進む。
【００２４】クロックスキュー低減処理Ｂでは、まず、
ＬＳＩチップ２１の内部論理領域２３を面積が相互に等
しい複数のブロック２４Ａ〜２４Ｉに分割する（ステッ
プＳ３４）。次いで、図３に示すように、分割した各ブ
ロック２４Ａ〜２４Ｉ毎に、フリップフロップ群３５
と、フリップフロップ群３５に対応する遅延素子群３４
とをグループ化して一律に配置する（ステップＳ３
５）。これにより、ブロック２４Ａ〜２４Ｉの夫々で
は、配置／配線工程Ａで予め配置され且つ配線された各
バッファ回路３６に対して、フリップフロップ群３５及
び遅延素子群３４が例えば１セットずつ接続されること
になる。
ＬＳＩチップ２１の内部論理領域２３を面積が相互に等
しい複数のブロック２４Ａ〜２４Ｉに分割する（ステッ
プＳ３４）。次いで、図３に示すように、分割した各ブ
ロック２４Ａ〜２４Ｉ毎に、フリップフロップ群３５
と、フリップフロップ群３５に対応する遅延素子群３４
とをグループ化して一律に配置する（ステップＳ３
５）。これにより、ブロック２４Ａ〜２４Ｉの夫々で
は、配置／配線工程Ａで予め配置され且つ配線された各
バッファ回路３６に対して、フリップフロップ群３５及
び遅延素子群３４が例えば１セットずつ接続されること
になる。
【００２５】更に、ＬＳＩチップ２１にクロック信号を
供給する外部入力端子３１に最も近接するブロック２４
Ａを基準にし、この基準のブロック２４Ａから離れたブ
ロックほど遅延量が減少するように遅延素子群３４の調
整を行う。この調整は、まず、ブロック２４Ａを基準と
し、他のブロック２４Ｂ〜２４Ｉに夫々配置されたフリ
ップフロップ群３５に対する遅延値を算出する。この算
出結果に基づいて、ブロック２４Ｂ〜２４Ｉ夫々のフリ
ップフロップ群３５に接続された遅延素子群３４による
遅延値がブロック２４Ａにおける遅延値と等価になるよ
うに、遅延素子群３４に備えた遅延素子３４ａをブロッ
ク単位で調整する。この際に、ブロック２４Ａ〜２４Ｉ
の夫々においての不要な遅延素子３４ａを、図４に示す
ように配線パターンに置換する。同図において、規準の
ブロック２４Ａでは遅延素子３４ａが４個、ブロック２
４Ａに隣接するブロック２４Ｂ、２４Ｄでは遅延素子３
４ａが３個ずつ、ブロック２４Ｂ、２４Ｄに夫々隣接す
るブロック２４Ｃ、２４Ｅ、２４Ｇでは遅延素子３４ａ
が２個ずつ配置される。また、ブロック２４Ｃ、２４
Ｅ、２４Ｇに夫々隣接するブロック２４Ｆ、２４Ｈでは
遅延素子３４ａが１個ずつ、ブロック２４Ｆ、２４Ｈに
隣接するブロック２４Ｉでは遅延素子３４ａが０個配置
される。
供給する外部入力端子３１に最も近接するブロック２４
Ａを基準にし、この基準のブロック２４Ａから離れたブ
ロックほど遅延量が減少するように遅延素子群３４の調
整を行う。この調整は、まず、ブロック２４Ａを基準と
し、他のブロック２４Ｂ〜２４Ｉに夫々配置されたフリ
ップフロップ群３５に対する遅延値を算出する。この算
出結果に基づいて、ブロック２４Ｂ〜２４Ｉ夫々のフリ
ップフロップ群３５に接続された遅延素子群３４による
遅延値がブロック２４Ａにおける遅延値と等価になるよ
うに、遅延素子群３４に備えた遅延素子３４ａをブロッ
ク単位で調整する。この際に、ブロック２４Ａ〜２４Ｉ
の夫々においての不要な遅延素子３４ａを、図４に示す
ように配線パターンに置換する。同図において、規準の
ブロック２４Ａでは遅延素子３４ａが４個、ブロック２
４Ａに隣接するブロック２４Ｂ、２４Ｄでは遅延素子３
４ａが３個ずつ、ブロック２４Ｂ、２４Ｄに夫々隣接す
るブロック２４Ｃ、２４Ｅ、２４Ｇでは遅延素子３４ａ
が２個ずつ配置される。また、ブロック２４Ｃ、２４
Ｅ、２４Ｇに夫々隣接するブロック２４Ｆ、２４Ｈでは
遅延素子３４ａが１個ずつ、ブロック２４Ｆ、２４Ｈに
隣接するブロック２４Ｉでは遅延素子３４ａが０個配置
される。
【００２６】上記のように、クロックスキュー低減処理
Ｂでは、基準のブロック２４Ａから他のブロック２４Ｂ
〜２４Ｉまでクロック配線する際に付加される配線遅延
値を遅延素子群３４に置き換えて考え、各ブロック毎に
遅延素子群３４の遅延値を調整する。これにより、各ブ
ロックに付属する遅延素子３４ａの数の大小によってク
ロック信号伝達時の遅延量を各ブロック毎に調整するこ
とにより、クロック信号の分配元から各供給先であるフ
リップフロップ群３５までの遅延値を等価にして、内部
論理領域２３におけるクロックスキューを減少させてい
る。
Ｂでは、基準のブロック２４Ａから他のブロック２４Ｂ
〜２４Ｉまでクロック配線する際に付加される配線遅延
値を遅延素子群３４に置き換えて考え、各ブロック毎に
遅延素子群３４の遅延値を調整する。これにより、各ブ
ロックに付属する遅延素子３４ａの数の大小によってク
ロック信号伝達時の遅延量を各ブロック毎に調整するこ
とにより、クロック信号の分配元から各供給先であるフ
リップフロップ群３５までの遅延値を等価にして、内部
論理領域２３におけるクロックスキューを減少させてい
る。
【００２７】次いで、ステップＳ３８で、レイアウトデ
ータに基づいて、マスクパターンのデータを作成する。
この場合には、まず、プロッタによって作図を行って検
図を行い、設計したマスクパターンデータに誤りが無い
ということを確認した上で、このデータをマスク作製装
置用のデータに変換する。
ータに基づいて、マスクパターンのデータを作成する。
この場合には、まず、プロッタによって作図を行って検
図を行い、設計したマスクパターンデータに誤りが無い
ということを確認した上で、このデータをマスク作製装
置用のデータに変換する。
【００２８】以上のように本実施形態例では、要素の配
置を変更し、或いは、論理を反転させる等によって配置
や配線に変更の要請が生じ易い配置／配線工程Ａに対
し、変更が生じ難い手法にしたクロックスキュー低減処
理Ｂを独立させている。これにより、満足できる配線が
得られない未配線状態が発生した場合には、クロックス
キュー低減処理Ｂとは別個に配置／配線工程Ａだけを繰
り返し行うことで目的を達成できる。従って、本実施形
態例のレイアウト方法によると、計算機援用設計によっ
てレイアウトデータを作成する場合に、レイアウト設計
に要する時間を短縮させて設計作業を効率化させること
ができる。
置を変更し、或いは、論理を反転させる等によって配置
や配線に変更の要請が生じ易い配置／配線工程Ａに対
し、変更が生じ難い手法にしたクロックスキュー低減処
理Ｂを独立させている。これにより、満足できる配線が
得られない未配線状態が発生した場合には、クロックス
キュー低減処理Ｂとは別個に配置／配線工程Ａだけを繰
り返し行うことで目的を達成できる。従って、本実施形
態例のレイアウト方法によると、計算機援用設計によっ
てレイアウトデータを作成する場合に、レイアウト設計
に要する時間を短縮させて設計作業を効率化させること
ができる。
【００２９】また、本実施形態例によると、複数のブロ
ック２４Ａ〜２４Ｉに含まれるフリップフロップ群３５
と遅延素子群３４とを１つのグループとしてクロックス
キュー低減処理を行うことができる。従って、フリップ
フロップ単位でクロックスキュー低減処理を行う場合に
比較して、処理が容易になり処理時間を短縮させること
ができる。このため、例えば、フリップフロップが数千
を越えるような大規模なＬＳＩチップを作成する場合に
特に有効になる。
ック２４Ａ〜２４Ｉに含まれるフリップフロップ群３５
と遅延素子群３４とを１つのグループとしてクロックス
キュー低減処理を行うことができる。従って、フリップ
フロップ単位でクロックスキュー低減処理を行う場合に
比較して、処理が容易になり処理時間を短縮させること
ができる。このため、例えば、フリップフロップが数千
を越えるような大規模なＬＳＩチップを作成する場合に
特に有効になる。
【００３０】次に、図５〜図７を参照して本発明の第２
実施形態例を説明する。図５は、本実施形態例における
ＬＳＩチップを作成するレイアウト方法の手順を示すフ
ローチャート、図６及び図７は、このレイアウト方法に
よるＬＳＩチップの作成過程を模式的に示す正面図であ
る。フローチャートに示すレイアウト処理は、ＣＡＤに
よって行われる。
実施形態例を説明する。図５は、本実施形態例における
ＬＳＩチップを作成するレイアウト方法の手順を示すフ
ローチャート、図６及び図７は、このレイアウト方法に
よるＬＳＩチップの作成過程を模式的に示す正面図であ
る。フローチャートに示すレイアウト処理は、ＣＡＤに
よって行われる。
【００３１】本実施形態例においても、クロックスキュ
ー低減処理の内容が、従来タイプにおけるクロックスキ
ュー低減処理とは異なる。これにより、クロックスキュ
ー低減処理を、配置工程及び配線工程から独立させて配
置／配線工程の前に行うことができる。即ち、本実施形
態例では、ステップＳ４０で回路設計を行った後に、ク
ロックスキュー低減処理Ｂ’、配置／配線工程Ａを順次
に実行する。
ー低減処理の内容が、従来タイプにおけるクロックスキ
ュー低減処理とは異なる。これにより、クロックスキュ
ー低減処理を、配置工程及び配線工程から独立させて配
置／配線工程の前に行うことができる。即ち、本実施形
態例では、ステップＳ４０で回路設計を行った後に、ク
ロックスキュー低減処理Ｂ’、配置／配線工程Ａを順次
に実行する。
【００３２】クロックスキュー低減処理Ｂ’では、ＬＳ
Ｉチップ２１の内部論理領域２３を、図６に示すよう
に、面積が相互に等しい複数のブロック２４Ａ〜２４Ｉ
に分割する（ステップＳ４１）。次いで、ＬＳＩチップ
２１にクロック信号を供給する外部入力端子３１に最も
近接するブロック２４Ａを基準にし、この基準のブロッ
ク２４Ａから離れたブロックほど遅延量が低減する遅延
値を算出し、この算出結果に基づいて遅延素子数を調整
した遅延素子群３４を各ブロックに配置する。即ち、ブ
ロック２４Ａを基準として、他のブロック２４Ｂ〜２４
Ｉ毎にそのフリップフロップ群３５に対する遅延値を算
出する。更に、この算出結果に基づいて、各ブロック２
４Ａ〜２４Ｉ間における遅延値が等価になるように遅延
素子３４ａの数を調整した遅延素子群３４を、各ブロッ
ク２４Ａ〜２４Ｉに配置する（ステップＳ４２）。
Ｉチップ２１の内部論理領域２３を、図６に示すよう
に、面積が相互に等しい複数のブロック２４Ａ〜２４Ｉ
に分割する（ステップＳ４１）。次いで、ＬＳＩチップ
２１にクロック信号を供給する外部入力端子３１に最も
近接するブロック２４Ａを基準にし、この基準のブロッ
ク２４Ａから離れたブロックほど遅延量が低減する遅延
値を算出し、この算出結果に基づいて遅延素子数を調整
した遅延素子群３４を各ブロックに配置する。即ち、ブ
ロック２４Ａを基準として、他のブロック２４Ｂ〜２４
Ｉ毎にそのフリップフロップ群３５に対する遅延値を算
出する。更に、この算出結果に基づいて、各ブロック２
４Ａ〜２４Ｉ間における遅延値が等価になるように遅延
素子３４ａの数を調整した遅延素子群３４を、各ブロッ
ク２４Ａ〜２４Ｉに配置する（ステップＳ４２）。
【００３３】これにより、規準のブロック２４Ａでは遅
延素子３４ａを４個有する遅延素子群３４、ブロック２
４Ａに隣接するブロック２４Ｂ、２４Ｄでは遅延素子３
４ａを３個ずつ有する遅延素子群３４が配置される。ブ
ロック２４Ｂ、２４Ｄに夫々隣接するブロック２４Ｃ、
２４Ｅ、２４Ｇでは遅延素子３４ａを２個ずつ有する遅
延素子群３４、ブロック２４Ｃ、２４Ｅ、２４Ｇに夫々
隣接するブロック２４Ｆ、２４Ｈでは遅延素子３４ａを
１個ずつ有する遅延素子群３４が配置される。また、ブ
ロック２４Ｆ、２４Ｈに隣接するブロック２４Ｉでは、
遅延素子３４ａを０個有する遅延素子群３４が配置され
る。つまり、ブロック２４Ｉには、遅延素子群３４は配
置されないことになる。
延素子３４ａを４個有する遅延素子群３４、ブロック２
４Ａに隣接するブロック２４Ｂ、２４Ｄでは遅延素子３
４ａを３個ずつ有する遅延素子群３４が配置される。ブ
ロック２４Ｂ、２４Ｄに夫々隣接するブロック２４Ｃ、
２４Ｅ、２４Ｇでは遅延素子３４ａを２個ずつ有する遅
延素子群３４、ブロック２４Ｃ、２４Ｅ、２４Ｇに夫々
隣接するブロック２４Ｆ、２４Ｈでは遅延素子３４ａを
１個ずつ有する遅延素子群３４が配置される。また、ブ
ロック２４Ｆ、２４Ｈに隣接するブロック２４Ｉでは、
遅延素子３４ａを０個有する遅延素子群３４が配置され
る。つまり、ブロック２４Ｉには、遅延素子群３４は配
置されないことになる。
【００３４】次いで、配置／配線工程Ａでは、ステップ
Ｓ４３の配置工程で、遅延素子群３４と対応する要素を
各ブロック２４Ａ〜２４Ｉに配置する。即ち、各ブロッ
ク２４Ａ〜２４Ｉの夫々に対して、フリップフロップ群
３５及びバッファ回路３６等の遅延素子群３４以外の要
素を配置する。更に、ステップＳ４４の配線工程で、定
められた通りに各要素間をクロックネット３３によって
結線する。これにより、図７に示すように、ブロック２
４Ａでは遅延素子３４ａが４個の遅延素子群３４に対し
てバッファ回路３６及びフリップフロップ群３５が接続
され、ブロック２４Ｂ、２４Ｄでは遅延素子３４ａが３
個の遅延素子群３４に対してバッファ回路３６及びフリ
ップフロップ群３５が接続される。ブロック２４Ｃ、２
４Ｅ、２４Ｇでは遅延素子３４ａが２個の遅延素子群３
４に対し、また、ブロック２４Ｆ、２４Ｈでは遅延素子
３４ａが１個の遅延素子群３４に対してバッファ回路３
６及びフリップフロップ群３５が夫々接続される。ま
た、ブロック２４Ｉでは、遅延素子群３４が無い状態
で、クロックネット３３にバッファ回路３６及びフリッ
プフロップ群３５が接続される。
Ｓ４３の配置工程で、遅延素子群３４と対応する要素を
各ブロック２４Ａ〜２４Ｉに配置する。即ち、各ブロッ
ク２４Ａ〜２４Ｉの夫々に対して、フリップフロップ群
３５及びバッファ回路３６等の遅延素子群３４以外の要
素を配置する。更に、ステップＳ４４の配線工程で、定
められた通りに各要素間をクロックネット３３によって
結線する。これにより、図７に示すように、ブロック２
４Ａでは遅延素子３４ａが４個の遅延素子群３４に対し
てバッファ回路３６及びフリップフロップ群３５が接続
され、ブロック２４Ｂ、２４Ｄでは遅延素子３４ａが３
個の遅延素子群３４に対してバッファ回路３６及びフリ
ップフロップ群３５が接続される。ブロック２４Ｃ、２
４Ｅ、２４Ｇでは遅延素子３４ａが２個の遅延素子群３
４に対し、また、ブロック２４Ｆ、２４Ｈでは遅延素子
３４ａが１個の遅延素子群３４に対してバッファ回路３
６及びフリップフロップ群３５が夫々接続される。ま
た、ブロック２４Ｉでは、遅延素子群３４が無い状態
で、クロックネット３３にバッファ回路３６及びフリッ
プフロップ群３５が接続される。
【００３５】次いで、ステップＳ４５で、未配線状態の
箇所の有無をチェックする。この結果、未配線状態の箇
所が有れば、ステップＳ４３に戻って配置工程及び配線
工程を繰り返し、未配線状態の箇所が無くなればステッ
プＳ４６に進む。更に、ステップＳ４６で、レイアウト
データに基づいて、マスクパターンのデータを作成す
る。
箇所の有無をチェックする。この結果、未配線状態の箇
所が有れば、ステップＳ４３に戻って配置工程及び配線
工程を繰り返し、未配線状態の箇所が無くなればステッ
プＳ４６に進む。更に、ステップＳ４６で、レイアウト
データに基づいて、マスクパターンのデータを作成す
る。
【００３６】以上のように、本第２実施形態例において
も、クロックスキュー低減処理Ｂ’を配置／配線工程Ａ
から独立させているので、ＣＡＤによってレイアウトデ
ータを作成する場合に、レイアウト設計に要する時間を
短縮させることができる。本実施形態例では更に、この
効果に加えて次のような効果を奏する。即ち、クロック
スキュー低減処理Ｂ’でクロックスキューを低減した後
に配置／配線工程Ａを行うので、内部論理領域２３が、
図６のように９つのブロック２４Ａ〜２４Ｉに分割され
た場合には、最高で９つの遅延素子群３４を配置すれば
足り、配置／配線工程Ａにおける配線性や収容性に対す
る影響を少なくすることができる。
も、クロックスキュー低減処理Ｂ’を配置／配線工程Ａ
から独立させているので、ＣＡＤによってレイアウトデ
ータを作成する場合に、レイアウト設計に要する時間を
短縮させることができる。本実施形態例では更に、この
効果に加えて次のような効果を奏する。即ち、クロック
スキュー低減処理Ｂ’でクロックスキューを低減した後
に配置／配線工程Ａを行うので、内部論理領域２３が、
図６のように９つのブロック２４Ａ〜２４Ｉに分割され
た場合には、最高で９つの遅延素子群３４を配置すれば
足り、配置／配線工程Ａにおける配線性や収容性に対す
る影響を少なくすることができる。
【００３７】次に、図８〜図１０を参照して本発明の第
３実施形態例を説明する。図８は、本実施形態例におけ
るＬＳＩチップを作成するレイアウト方法の手順を示す
フローチャート、図９及び図１０は、このレイアウト方
法によるＬＳＩチップの作成過程を模式的に示す正面図
である。フローチャートに示すレイアウト処理は、ＣＡ
Ｄによって行われる。
３実施形態例を説明する。図８は、本実施形態例におけ
るＬＳＩチップを作成するレイアウト方法の手順を示す
フローチャート、図９及び図１０は、このレイアウト方
法によるＬＳＩチップの作成過程を模式的に示す正面図
である。フローチャートに示すレイアウト処理は、ＣＡ
Ｄによって行われる。
【００３８】本実施形態例においても、クロックスキュ
ー低減処理の内容が、従来タイプにおけるクロックスキ
ュー低減処理とは異なる。これにより、クロックスキュ
ー低減処理を配置／配線工程から独立させて、配置／配
線工程の後に行うことができる。即ち、本実施形態例で
は、ステップＳ５０で回路設計を行った後に、クロック
スキュー低減処理Ｂ”、配置／配線工程Ａを順次に実行
する。
ー低減処理の内容が、従来タイプにおけるクロックスキ
ュー低減処理とは異なる。これにより、クロックスキュ
ー低減処理を配置／配線工程から独立させて、配置／配
線工程の後に行うことができる。即ち、本実施形態例で
は、ステップＳ５０で回路設計を行った後に、クロック
スキュー低減処理Ｂ”、配置／配線工程Ａを順次に実行
する。
【００３９】配置／配線工程Ａでは、ステップＳ５１
で、内部論理領域２３における各ブロック２４Ａ〜２４
Ｉを予定する適所に、図９に示すように、遅延素子群３
４以外の要素であるフリップフロップ群３５及びバッフ
ァ回路３６を配置する。次いで、ステップＳ５２で、定
められた通りに各要素間をクロックネット３３によって
結線する。更に、ステップＳ５３で、未配線状態の箇所
の有無をチェックし、未配線状態の箇所が有ればステッ
プＳ５１に戻って配置工程及び配線工程を繰り返し、未
配線状態の箇所が無くなればクロックスキュー低減処理
Ｂ”に進む。
で、内部論理領域２３における各ブロック２４Ａ〜２４
Ｉを予定する適所に、図９に示すように、遅延素子群３
４以外の要素であるフリップフロップ群３５及びバッフ
ァ回路３６を配置する。次いで、ステップＳ５２で、定
められた通りに各要素間をクロックネット３３によって
結線する。更に、ステップＳ５３で、未配線状態の箇所
の有無をチェックし、未配線状態の箇所が有ればステッ
プＳ５１に戻って配置工程及び配線工程を繰り返し、未
配線状態の箇所が無くなればクロックスキュー低減処理
Ｂ”に進む。
【００４０】クロックスキュー低減処理Ｂ”では、ＬＳ
Ｉチップ２１の内部論理領域２３を、図１０に示すよう
に、面積が相互に等しい複数のブロック２４Ａ〜２４Ｉ
に分割する（ステップＳ５４）。次いで、外部入力端子
３１に最も近接したブロック２４Ａを基準として、他の
ブロック２４Ｂ〜２４Ｉ毎にそのフリップフロップ群３
５に対する遅延値を算出する。更に、この算出結果に基
づいて、各ブロック２４Ｂ〜２４Ｉ間における遅延値が
等価になるように遅延素子３４ａの数を調整した遅延素
子群３４を各ブロック２４Ａ〜２４Ｉに挿入する（ステ
ップＳ５５）。これにより、ＬＳＩチップ２１は、第１
実施形態例における図４と同様の状態になる。次いで、
ステップＳ５６で、レイアウトデータに基づいて、マス
クパターンのデータを作成する。
Ｉチップ２１の内部論理領域２３を、図１０に示すよう
に、面積が相互に等しい複数のブロック２４Ａ〜２４Ｉ
に分割する（ステップＳ５４）。次いで、外部入力端子
３１に最も近接したブロック２４Ａを基準として、他の
ブロック２４Ｂ〜２４Ｉ毎にそのフリップフロップ群３
５に対する遅延値を算出する。更に、この算出結果に基
づいて、各ブロック２４Ｂ〜２４Ｉ間における遅延値が
等価になるように遅延素子３４ａの数を調整した遅延素
子群３４を各ブロック２４Ａ〜２４Ｉに挿入する（ステ
ップＳ５５）。これにより、ＬＳＩチップ２１は、第１
実施形態例における図４と同様の状態になる。次いで、
ステップＳ５６で、レイアウトデータに基づいて、マス
クパターンのデータを作成する。
【００４１】以上のように、本第３実施形態例において
も、クロックスキュー低減処理Ｂ”を配置／配線工程Ａ
から独立させているので、ＣＡＤによってレイアウトデ
ータを作成する場合に、レイアウト設計に要する時間を
短縮できる。本実施形態例では更に、この効果に加えて
次のような効果を奏する。即ち、配置／配線工程Ａの終
了後に各ブロック２４Ａ〜２４Ｉに遅延素子群３４を挿
入するので、フリップフロップ群３５を配置しないブロ
ックを認識し、遅延素子群３４を配する必要がないブロ
ックを予め認識することが可能である。従って、必要な
ブロックのみに遅延素子群３４を挿入することができる
ので、配置／配線工程Ａにおいての配線性や収容性に対
する影響を少なくすることができる。
も、クロックスキュー低減処理Ｂ”を配置／配線工程Ａ
から独立させているので、ＣＡＤによってレイアウトデ
ータを作成する場合に、レイアウト設計に要する時間を
短縮できる。本実施形態例では更に、この効果に加えて
次のような効果を奏する。即ち、配置／配線工程Ａの終
了後に各ブロック２４Ａ〜２４Ｉに遅延素子群３４を挿
入するので、フリップフロップ群３５を配置しないブロ
ックを認識し、遅延素子群３４を配する必要がないブロ
ックを予め認識することが可能である。従って、必要な
ブロックのみに遅延素子群３４を挿入することができる
ので、配置／配線工程Ａにおいての配線性や収容性に対
する影響を少なくすることができる。
【００４２】ところで、図１１及び図１３で説明したＣ
ＴＳによる従来のレイアウト方法では、クロックネット
及びバッファ回路が増加すると共に、ツリー状に接続し
た各段又は各ブロックにおけるバッファ回路の負荷容量
が一致するようにクロックネット１０を配線しなければ
ならなかった。このため、負荷容量が増大してクロック
信号の遅延量が増え、また、配線長が増大してレイアウ
トに必要な配線チャネルが不足する等の不都合があっ
た。これに対し、第１〜第３実施形態例で説明した本発
明のレイアウト方法によると、各段又は各ブロックにお
けるバッファ回路の負荷容量が一致するようにクロック
信号の配線を設ける必要がない。従って、クロックネッ
ト３３をツリー状に構成する必要がないので、クロック
信号の配線に要する時間が通常のデータ信号等の配線と
同様の時間で済む共に、クロックネット３３の配線長を
短縮し、クロック信号の遅延値の増加を必要最小限に抑
えることができる。
ＴＳによる従来のレイアウト方法では、クロックネット
及びバッファ回路が増加すると共に、ツリー状に接続し
た各段又は各ブロックにおけるバッファ回路の負荷容量
が一致するようにクロックネット１０を配線しなければ
ならなかった。このため、負荷容量が増大してクロック
信号の遅延量が増え、また、配線長が増大してレイアウ
トに必要な配線チャネルが不足する等の不都合があっ
た。これに対し、第１〜第３実施形態例で説明した本発
明のレイアウト方法によると、各段又は各ブロックにお
けるバッファ回路の負荷容量が一致するようにクロック
信号の配線を設ける必要がない。従って、クロックネッ
ト３３をツリー状に構成する必要がないので、クロック
信号の配線に要する時間が通常のデータ信号等の配線と
同様の時間で済む共に、クロックネット３３の配線長を
短縮し、クロック信号の遅延値の増加を必要最小限に抑
えることができる。
【００４３】また、従来のレイアウト方法では、クロッ
クネット１０がツリー状に接続されることによってクロ
ック供給先のフリップフロップ１５が増加すると、接続
に必要なクロックネット１０及びバッファ回路１２ａ〜
１２ｄ、１４が、通常の接続方法の約２倍以上に増大す
る。このため、バッファ回路の駆動時の消費電力も約２
倍以上に増加する。これに対し、本発明のレイアウト方
法は、クロックネット３３をツリー状に構成する必要が
ないので、接続されるバッファ回路３６の数を従来の半
分以下に抑えることが可能であり、消費電力を抑えるこ
とができる。
クネット１０がツリー状に接続されることによってクロ
ック供給先のフリップフロップ１５が増加すると、接続
に必要なクロックネット１０及びバッファ回路１２ａ〜
１２ｄ、１４が、通常の接続方法の約２倍以上に増大す
る。このため、バッファ回路の駆動時の消費電力も約２
倍以上に増加する。これに対し、本発明のレイアウト方
法は、クロックネット３３をツリー状に構成する必要が
ないので、接続されるバッファ回路３６の数を従来の半
分以下に抑えることが可能であり、消費電力を抑えるこ
とができる。
【００４４】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体集積回路のレイアウ
ト方法は、上記実施形態例にのみ限定されるものではな
く、上記実施形態例から種々の修正及び変更を施した半
導体集積回路のレイアウト方法も、本発明の範囲に含ま
れる。
づいて説明したが、本発明の半導体集積回路のレイアウ
ト方法は、上記実施形態例にのみ限定されるものではな
く、上記実施形態例から種々の修正及び変更を施した半
導体集積回路のレイアウト方法も、本発明の範囲に含ま
れる。
【００４５】
【発明の効果】以上説明したように、本発明の半導体集
積回路のレイアウト方法は、計算機援用設計によってレ
イアウトデータを作成する場合に、レイアウト設計に要
する時間を短縮させて、設計作業を効率化させることが
できるという顕著な効果を奏する。
積回路のレイアウト方法は、計算機援用設計によってレ
イアウトデータを作成する場合に、レイアウト設計に要
する時間を短縮させて、設計作業を効率化させることが
できるという顕著な効果を奏する。
【図１】本発明の第１実施形態例のＬＳＩチップを模式
的に示す平面図である。
的に示す平面図である。
【図２】第１実施形態例におけるＬＳＩチップを作成す
るレイアウト方法の手順を示すフローチャートである。
るレイアウト方法の手順を示すフローチャートである。
【図３】第１実施形態例におけるレイアウト方法による
ＬＳＩチップの作成過程を模式的に示す正面図である。
ＬＳＩチップの作成過程を模式的に示す正面図である。
【図４】第１実施形態例におけるレイアウト方法による
ＬＳＩチップの作成過程を模式的に示す正面図である。
ＬＳＩチップの作成過程を模式的に示す正面図である。
【図５】本発明の第２実施形態例におけるＬＳＩチップ
を作成するレイアウト方法の手順を示すフローチャート
である。
を作成するレイアウト方法の手順を示すフローチャート
である。
【図６】第２実施形態例におけるレイアウト方法による
ＬＳＩチップの作成過程を模式的に示す正面図である。
ＬＳＩチップの作成過程を模式的に示す正面図である。
【図７】第２実施形態例におけるレイアウト方法による
ＬＳＩチップの作成過程を模式的に示す正面図である。
ＬＳＩチップの作成過程を模式的に示す正面図である。
【図８】本発明の第３実施形態例におけるＬＳＩチップ
を作成するレイアウト方法の手順を示すフローチャート
である。
を作成するレイアウト方法の手順を示すフローチャート
である。
【図９】第３実施形態例におけるレイアウト方法による
ＬＳＩチップの作成過程を模式的に示す正面図である。
ＬＳＩチップの作成過程を模式的に示す正面図である。
【図１０】第３実施形態例におけるレイアウト方法によ
るＬＳＩチップの作成過程を模式的に示す正面図であ
る。
るＬＳＩチップの作成過程を模式的に示す正面図であ
る。
【図１１】ＣＴＳによって配線した従来の論理集積回路
を示す模式図である。
を示す模式図である。
【図１２】図１１で説明したＬＳＩを作成する際のレイ
アウト方法を示すフローチャートである。
アウト方法を示すフローチャートである。
【図１３】公報に記載の従来の論理集積回路を示す模式
図である。
図である。
【図１４】図１３で説明したＬＳＩを作成する際のレイ
アウト方法を示すフローチャートである。
アウト方法を示すフローチャートである。
２１ 半導体集積回路 ２３ 内部論理領域 ２４Ａ〜２４Ｉ ブロック ３１ 入力端子 ３３ クロックネット ３４ 遅延素子群 ３４ａ 遅延素子 ３５ フリップフロップ群 ３６ バッファ回路 Ａ 配置／配線工程 Ｂ、Ｂ’、Ｂ” クロックスキュー低減工程
Claims (6)
- 【請求項１】 計算機援用設計によってレイアウトデー
タを作成する半導体集積回路のレイアウト方法におい
て、 半導体集積回路の内部論理領域に要素を配置する配置工
程と、 前記要素に対して所望の信号線を配線する配線工程と、 前記内部論理領域を面積が相互に略等しい複数のブロッ
クに分割し、該各ブロックに付属する遅延素子数の大小
によってクロック信号伝達時の遅延量を各ブロック毎に
調整してクロックスキューを低減するクロックスキュー
低減工程とを有することを特徴とする半導体集積回路の
レイアウト方法。 - 【請求項２】 前記クロックスキュー低減工程は、前記
配置工程及び配線工程に後続し、 前記分割した各ブロックに、フリップフロップと該フリ
ップフロップに対応する遅延素子群とをグループ化して
配置する工程と、 半導体集積回路にクロック信号を供給する入力端子に最
も近接するブロックを基準にし該基準のブロックから離
れたブロックほど遅延量が低減する遅延値を算出し、該
算出結果に基づいて、前記遅延素子群に備えた遅延素子
数を調整する工程とを含むことを特徴とする請求項１に
記載の半導体集積回路のレイアウト方法。 - 【請求項３】 前記クロックスキュー低減工程は、前記
各ブロックに配置された遅延素子の内で不要な遅延素子
を配線パターンに置換する工程を更に含むことを特徴と
する請求項２に記載の半導体集積回路のレイアウト方
法。 - 【請求項４】 前記クロックスキュー低減工程は、前記
配置工程及び配線工程に先行し、 半導体集積回路にクロック信号を供給する入力端子に最
も近接するブロックを基準にし該基準のブロックから離
れたブロックほど遅延量が低減する遅延値を算出し、該
算出結果に基づいて遅延素子数を調整した遅延素子群を
各ブロックに配置する工程を含むことを特徴とする請求
項１に記載の半導体集積回路のレイアウト方法。 - 【請求項５】 前記配置工程は、前記クロックスキュー
低減工程で配置した前記遅延素子群と対応する要素を前
記各ブロックに配置する工程を含むことを特徴とする請
求項４に記載の半導体集積回路のレイアウト方法。 - 【請求項６】 前記クロックスキュー低減工程は、前記
配置工程及び配線工程に後続し、 半導体集積回路にクロック信号を供給する入力端子に最
も近接するブロックを基準にし該基準のブロックから離
れたブロックほど遅延量が低減する遅延値を算出し、該
算出結果に基づいて遅延素子数を調整した遅延素子群
を、前記各ブロックに配置した各要素間に挿入する工程
を含むことを特徴とする請求項１に記載の半導体集積回
路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9227947A JP3028938B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9227947A JP3028938B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167921A true JPH1167921A (ja) | 1999-03-09 |
| JP3028938B2 JP3028938B2 (ja) | 2000-04-04 |
Family
ID=16868774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9227947A Expired - Fee Related JP3028938B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028938B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001043261A (ja) * | 1999-03-09 | 2001-02-16 | Agency Of Ind Science & Technol | デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体 |
-
1997
- 1997-08-25 JP JP9227947A patent/JP3028938B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001043261A (ja) * | 1999-03-09 | 2001-02-16 | Agency Of Ind Science & Technol | デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体 |
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| Publication number | Publication date |
|---|---|
| JP3028938B2 (ja) | 2000-04-04 |
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