JPH1165983A - アドレス空間割当方式 - Google Patents
アドレス空間割当方式Info
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- JPH1165983A JPH1165983A JP23104897A JP23104897A JPH1165983A JP H1165983 A JPH1165983 A JP H1165983A JP 23104897 A JP23104897 A JP 23104897A JP 23104897 A JP23104897 A JP 23104897A JP H1165983 A JPH1165983 A JP H1165983A
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Abstract
(57)【要約】
【課題】 Ｉ／０バス制御装置２１のアドレス空間１３
に対する各インタフェースカード２２の使用アドレス空
間の割付けを効率的に行う。 【解決手段】 本発明は、ＣＰＵに対して、複数のイン
タフェースカードが接続されたＩ／ＯバスをＩ／Ｏバス
制御装置を介して接続した計算機システムにおけるＣＰ
Ｕから与えられたＩ／Ｏバス制御装置のアドレス空間に
対して各インタフェースカードの使用アドレス空間を割
当てるアドレス空間割当方式に適用さける。そして、Ｉ
／Ｏバス制御装置のアドレス空間をインタフェースカー
ドの設置数より多い所定数の単位アドレス空間に分割
し、各インタフェースカードの使用アドレス空間を、こ
の使用アドレス空間の大きさに対応した数の単位アドレ
ス空間に割当てる。
に対する各インタフェースカード２２の使用アドレス空
間の割付けを効率的に行う。 【解決手段】 本発明は、ＣＰＵに対して、複数のイン
タフェースカードが接続されたＩ／ＯバスをＩ／Ｏバス
制御装置を介して接続した計算機システムにおけるＣＰ
Ｕから与えられたＩ／Ｏバス制御装置のアドレス空間に
対して各インタフェースカードの使用アドレス空間を割
当てるアドレス空間割当方式に適用さける。そして、Ｉ
／Ｏバス制御装置のアドレス空間をインタフェースカー
ドの設置数より多い所定数の単位アドレス空間に分割
し、各インタフェースカードの使用アドレス空間を、こ
の使用アドレス空間の大きさに対応した数の単位アドレ
ス空間に割当てる。
Description
【０００１】
【発明の属する技術分野】本発明はＩ／Ｏバスに複数の
インタフェースカードが接続された計算機システムにお
けるアドレス空間に対して各インタフェースカードの使
用アドレス空間を割当てるアドレス空間割当方式に関す
る。
インタフェースカードが接続された計算機システムにお
けるアドレス空間に対して各インタフェースカードの使
用アドレス空間を割当てるアドレス空間割当方式に関す
る。
【０００２】
【従来の技術】外部から多数のデータを取込んでデータ
処理する計算機システムにおいては、各データを計算機
で使用できるデータ形式に変換するためにそれぞれ専用
のインタフェースカードを用いる。図１１は複数のイン
タフェースカードが組込まれた計算機システムの概略構
成図である。
処理する計算機システムにおいては、各データを計算機
で使用できるデータ形式に変換するためにそれぞれ専用
のインタフェースカードを用いる。図１１は複数のイン
タフェースカードが組込まれた計算機システムの概略構
成図である。
【０００３】システムバス１に対してＣＰＵ２，ＲＯＭ
３，ＲＡＭ４及びＩ／Ｏバス制御装置５が接続されてい
る。さらに、Ｉ／Ｏバス制御装置５に対して複数のバス
スロット７がＩ／Ｏバス６を介して接続されている。そ
して、各バススロット７に対してそれぞれインタフェー
スカード８が装着可能である。この各インタフェースカ
ード８に対して外部からそれぞれデータが入出力され
る。
３，ＲＡＭ４及びＩ／Ｏバス制御装置５が接続されてい
る。さらに、Ｉ／Ｏバス制御装置５に対して複数のバス
スロット７がＩ／Ｏバス６を介して接続されている。そ
して、各バススロット７に対してそれぞれインタフェー
スカード８が装着可能である。この各インタフェースカ
ード８に対して外部からそれぞれデータが入出力され
る。
【０００４】そして、図１２に示すように、各インタフ
ェースカード８は、互いに等しい大きさのアドレス空間
９を有する。また、ＣＰＵ２が指定可能なアドレス空間
１０は大きく分けて、ＲＯＭ３やＲＡＭ４で使用される
内部レジスタ領域１２と、Ｉ／Ｏバス制御装置５で使用
されるアドレス空間１３とに分割される。そして、この
アドレス空間１３は等分に各バススロット７に割当てら
れている。
ェースカード８は、互いに等しい大きさのアドレス空間
９を有する。また、ＣＰＵ２が指定可能なアドレス空間
１０は大きく分けて、ＲＯＭ３やＲＡＭ４で使用される
内部レジスタ領域１２と、Ｉ／Ｏバス制御装置５で使用
されるアドレス空間１３とに分割される。そして、この
アドレス空間１３は等分に各バススロット７に割当てら
れている。
【０００５】したがって、各バススロット７に割当られ
た各アドレス空間１４の大きさは該当バススロット７に
装着される各インタフェースカード８のアドレス空間９
に等しい大きさに設定されている。
た各アドレス空間１４の大きさは該当バススロット７に
装着される各インタフェースカード８のアドレス空間９
に等しい大きさに設定されている。
【０００６】このように各インタフェースカード８のア
ドレス空間９がＩ／Ｏバス制御装置５で使用されるアド
レス空間１３に割当られた計算機システムにおいて、Ｃ
ＰＵ２が各インタフェースカード８のアドレス空間９内
の特定のアドレスをアクセスする場合、ＣＰＵ２のアド
レス空間１０におけるＩ／Ｏバス制御装置５で使用され
るアドレス空間１３内の該当インタフェースカード８に
対応するスロット７のアドレス空間１４内のアドレスを
指定すればよい。
ドレス空間９がＩ／Ｏバス制御装置５で使用されるアド
レス空間１３に割当られた計算機システムにおいて、Ｃ
ＰＵ２が各インタフェースカード８のアドレス空間９内
の特定のアドレスをアクセスする場合、ＣＰＵ２のアド
レス空間１０におけるＩ／Ｏバス制御装置５で使用され
るアドレス空間１３内の該当インタフェースカード８に
対応するスロット７のアドレス空間１４内のアドレスを
指定すればよい。
【０００７】このように、Ｉ／Ｏバス制御装置５がＣＰ
Ｕ２から自己に与えられたアドレス空間１３を、各イン
タフェースカード８のアドレス空間９に割当てることに
よって、ＣＰＵ２は各インタフェースカード８のアドレ
ス空間９内の任意のアドレスをアクセス可能である。
Ｕ２から自己に与えられたアドレス空間１３を、各イン
タフェースカード８のアドレス空間９に割当てることに
よって、ＣＰＵ２は各インタフェースカード８のアドレ
ス空間９内の任意のアドレスをアクセス可能である。
【０００８】
【発明が解決しようとする課題】しかしながら。図１２
に示すように、各インタフェースカード８のアドレス空
間９をＩ／Ｏバス制御装置５のアドレス空間１３内に割
当てるアドレス空間割当方式においてもまだ解消すべき
次のような課題かあった。
に示すように、各インタフェースカード８のアドレス空
間９をＩ／Ｏバス制御装置５のアドレス空間１３内に割
当てるアドレス空間割当方式においてもまだ解消すべき
次のような課題かあった。
【０００９】すなわち、図１２に示すように、各インタ
フェースカード８は同一の大きさのアドレス空間９を有
しているが、各インタフェースカード８に対して外部か
ら入出力される各データの種類やデータ量は一定してい
ない。各インタフェースカード８毎に、アドレス空間９
内における実際の使用アドレス空間１５と空きアドレス
空間１６とそれぞれ個別に設定される。
フェースカード８は同一の大きさのアドレス空間９を有
しているが、各インタフェースカード８に対して外部か
ら入出力される各データの種類やデータ量は一定してい
ない。各インタフェースカード８毎に、アドレス空間９
内における実際の使用アドレス空間１５と空きアドレス
空間１６とそれぞれ個別に設定される。
【００１０】その結果、Ｉ／Ｏバス制御装置５のアドレ
ス空間１３内に各バススロット７のアドレス空間１４毎
にそれぞれ大きさが異なる複数の使用アドレス空間１５
ａと空きアドレス空間１６ａとが形成される。したがっ
て、Ｉ／Ｏバス制御装置５のアドレス空間１３全体とし
て、使用されない多数の空きアドレス空間１６ａが存在
して、アドレス空間１３全体を有効に使用できない問題
がある。
ス空間１３内に各バススロット７のアドレス空間１４毎
にそれぞれ大きさが異なる複数の使用アドレス空間１５
ａと空きアドレス空間１６ａとが形成される。したがっ
て、Ｉ／Ｏバス制御装置５のアドレス空間１３全体とし
て、使用されない多数の空きアドレス空間１６ａが存在
して、アドレス空間１３全体を有効に使用できない問題
がある。
【００１１】本発明はこのような事情に鑑みてなされた
ものであり、Ｉ／Ｏバス制御装置のアドレス空間を大き
さが小さい多数の単位アドレス空間に分割することによ
って、また、Ｉ／Ｏバス制御装置のアドレス空間を各イ
ンタフェースカードの使用アドレス空間の大きさを有し
た複数のブロックアドレス空間に分割することによっ
て、このアドレス空間に対して各インタフェースカード
の使用アドレス空間のみを効率的に割当でき、Ｉ／Ｏバ
ス制御装置のアドレス空間を有効に使用できるアドレス
空間割当方式を提供することを目的とする。
ものであり、Ｉ／Ｏバス制御装置のアドレス空間を大き
さが小さい多数の単位アドレス空間に分割することによ
って、また、Ｉ／Ｏバス制御装置のアドレス空間を各イ
ンタフェースカードの使用アドレス空間の大きさを有し
た複数のブロックアドレス空間に分割することによっ
て、このアドレス空間に対して各インタフェースカード
の使用アドレス空間のみを効率的に割当でき、Ｉ／Ｏバ
ス制御装置のアドレス空間を有効に使用できるアドレス
空間割当方式を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、ＣＰＵに対し
て、複数のインタフェースカードが接続されたＩ／Ｏバ
スをＩ／Ｏバス制御装置を介して接続した計算機システ
ムにおけるＣＰＵから与えられたＩ／Ｏバス制御装置の
アドレス空間に対して各インタフェースカードの使用ア
ドレス空間を割当てるアドレス空間割当方式に適用され
る。
て、複数のインタフェースカードが接続されたＩ／Ｏバ
スをＩ／Ｏバス制御装置を介して接続した計算機システ
ムにおけるＣＰＵから与えられたＩ／Ｏバス制御装置の
アドレス空間に対して各インタフェースカードの使用ア
ドレス空間を割当てるアドレス空間割当方式に適用され
る。
【００１３】そして、上述した課題を解消するために、
本発明のアドレス空間割当方式においては、Ｉ／Ｏバス
制御装置のアドレス空間をインタフェースカードの設置
数より多い所定数の単位アドレス空間に分割し、各イン
タフェースカードの使用アドレス空間を、この使用アド
レス空間の大きさに対応した数の単位アドレス空間に割
当てる。
本発明のアドレス空間割当方式においては、Ｉ／Ｏバス
制御装置のアドレス空間をインタフェースカードの設置
数より多い所定数の単位アドレス空間に分割し、各イン
タフェースカードの使用アドレス空間を、この使用アド
レス空間の大きさに対応した数の単位アドレス空間に割
当てる。
【００１４】このように構成されたアドレス空間割当方
式においては、Ｉ／Ｏバス制御装置のアドレス空間をイ
ンタフェースカードの設置数より多い所定数の単位アド
レス空間に分割し、各インタフェースカードの使用アド
レス空間を、この使用アドレス空間の大きさに対応した
数の単位アドレス空間に割当てる。
式においては、Ｉ／Ｏバス制御装置のアドレス空間をイ
ンタフェースカードの設置数より多い所定数の単位アド
レス空間に分割し、各インタフェースカードの使用アド
レス空間を、この使用アドレス空間の大きさに対応した
数の単位アドレス空間に割当てる。
【００１５】したがって、従来方式のように、各インタ
フェースカードの使用アドレス空間と空きアドレス空間
とからなるインタフェースカード全体のアドレス空間を
Ｉ／Ｏバス制御装置のアドレス空間に割当てる場合に比
較して、各空きアドレス空間をＩ／Ｏバス制御装置のア
ドレス空間に割当てない分だけ、Ｉ／Ｏバス制御装置の
アドレス空間を有効に使用できる。
フェースカードの使用アドレス空間と空きアドレス空間
とからなるインタフェースカード全体のアドレス空間を
Ｉ／Ｏバス制御装置のアドレス空間に割当てる場合に比
較して、各空きアドレス空間をＩ／Ｏバス制御装置のア
ドレス空間に割当てない分だけ、Ｉ／Ｏバス制御装置の
アドレス空間を有効に使用できる。
【００１６】また、別の発明のアドレス空間割当方式に
おいては、Ｉ／Ｏバス制御装置のアドレス空間をインタ
フェースカードの設置数より多い所定数の単位アドレス
空間に分割する。そして、各インタフェースカードの使
用アドレス空間を、この使用アドレス空間の大きさに対
応した数の単位アドレス空間に割当てる。各インタフェ
ースカード毎に、該当インタフェースカードに割当てら
れた各単位アドレス空間の指定情報と自己の使用アドレ
ス空間の各上位アドレスとの関係を示すアドレス変換テ
ーブルを備えている。
おいては、Ｉ／Ｏバス制御装置のアドレス空間をインタ
フェースカードの設置数より多い所定数の単位アドレス
空間に分割する。そして、各インタフェースカードの使
用アドレス空間を、この使用アドレス空間の大きさに対
応した数の単位アドレス空間に割当てる。各インタフェ
ースカード毎に、該当インタフェースカードに割当てら
れた各単位アドレス空間の指定情報と自己の使用アドレ
ス空間の各上位アドレスとの関係を示すアドレス変換テ
ーブルを備えている。
【００１７】そして、ＣＰＵはＩ／Ｏバス制御装置のア
ドレス空間のアドレスを単位アドレス空間の指定情報と
下位アドレスとで指定する。すると、各インタフェース
カードはＣＰＵから指定されたアドレスに含まれる単位
アドレス空間の指定情報を自己のアドレス変換テーブル
を用いて上位アドレスに変換し、この変換された上位ア
ドレスと下位アドレスとを合成したアドレスで自己の使
用アドレス空間をアクセスする。
ドレス空間のアドレスを単位アドレス空間の指定情報と
下位アドレスとで指定する。すると、各インタフェース
カードはＣＰＵから指定されたアドレスに含まれる単位
アドレス空間の指定情報を自己のアドレス変換テーブル
を用いて上位アドレスに変換し、この変換された上位ア
ドレスと下位アドレスとを合成したアドレスで自己の使
用アドレス空間をアクセスする。
【００１８】このように構成されたアドレス空間割当方
式においては、上述した発明と同様に、各空きアドレス
空間をＩ／Ｏバス制御装置のアドレス空間に割当てない
分だけ、Ｉ／Ｏバス制御装置のアドレス空間を有効に使
用できる。
式においては、上述した発明と同様に、各空きアドレス
空間をＩ／Ｏバス制御装置のアドレス空間に割当てない
分だけ、Ｉ／Ｏバス制御装置のアドレス空間を有効に使
用できる。
【００１９】さらに、各インタフェースカード内にアド
レス変換テーブルを設けているので、ＣＰＵが各インタ
フェースカードの使用アドレス空間内のアドレスを簡単
に指定できる。
レス変換テーブルを設けているので、ＣＰＵが各インタ
フェースカードの使用アドレス空間内のアドレスを簡単
に指定できる。
【００２０】また、別の発明のアドレス空間割当方式に
おいては、Ｉ／Ｏバス制御装置のアドレス空間をインタ
フェースカードの設置数より多く、かつそれぞれの大き
さが複数種類に設定された複数の単位アドレス空間に分
割し、かつ、各インタフェースカードの使用アドレス空
間を、この使用アドレス空間の大きさに対応した数及び
種類の単位アドレス空間に割当てる。
おいては、Ｉ／Ｏバス制御装置のアドレス空間をインタ
フェースカードの設置数より多く、かつそれぞれの大き
さが複数種類に設定された複数の単位アドレス空間に分
割し、かつ、各インタフェースカードの使用アドレス空
間を、この使用アドレス空間の大きさに対応した数及び
種類の単位アドレス空間に割当てる。
【００２１】このように、それぞれ大きさが異なる複数
種類の単位アドレス空間を予め準備しておくことによつ
て、各インタフェースカードの使用アドレス空間をＩ／
Ｏバス制御装置のアドレス空間の各単位アドレス空間に
割当てる場合に生ずる空きアドレス領域をより一層少な
くできる。
種類の単位アドレス空間を予め準備しておくことによつ
て、各インタフェースカードの使用アドレス空間をＩ／
Ｏバス制御装置のアドレス空間の各単位アドレス空間に
割当てる場合に生ずる空きアドレス領域をより一層少な
くできる。
【００２２】さらに、別の発明のアドレス空間割当方式
においては、Ｉ／Ｏバス制御装置のアドレス空間をそれ
ぞれインタフェースカードの使用アドレス空間の大きさ
を有した複数のブロックアドレス空間に分割する。さら
に、Ｉ／Ｏバス制御装置に、このＩ／Ｏバス制御装置の
アドレス空間における各上位アドレスを、自己が含まれ
るブロックアドレス空間に割当てられたインタフェース
カードの指定情報に変換するカードデコーダを備えてい
る。
においては、Ｉ／Ｏバス制御装置のアドレス空間をそれ
ぞれインタフェースカードの使用アドレス空間の大きさ
を有した複数のブロックアドレス空間に分割する。さら
に、Ｉ／Ｏバス制御装置に、このＩ／Ｏバス制御装置の
アドレス空間における各上位アドレスを、自己が含まれ
るブロックアドレス空間に割当てられたインタフェース
カードの指定情報に変換するカードデコーダを備えてい
る。
【００２３】そして、ＣＰＵはＩ／Ｏバス制御装置のア
ドレス空間のアドレスを上位アドレスと下位アドレスと
で指定する。すると、Ｉ／Ｏバス制御装置はＣＰＵから
指定されたアドレスに含まれる上位アドレスをカードデ
コーダでインタフェースカードの指定情報に変換する。
さらに、各インタフェースカードは自己の指情報を含む
アドレスに含まれる下位アドレスで自己の使用アドレス
空間をアクセスする。
ドレス空間のアドレスを上位アドレスと下位アドレスと
で指定する。すると、Ｉ／Ｏバス制御装置はＣＰＵから
指定されたアドレスに含まれる上位アドレスをカードデ
コーダでインタフェースカードの指定情報に変換する。
さらに、各インタフェースカードは自己の指情報を含む
アドレスに含まれる下位アドレスで自己の使用アドレス
空間をアクセスする。
【００２４】このように構成されたアドレス空間割当方
式においては、Ｉ／Ｏバス制御装置のアドレス空間はそ
れぞれインタフェースカードの使用アドレス空間の大き
さを有した複数のブロックアドレス空間に分割され、各
ブロックアドレス空間に対応する大きさを有したインタ
フェースカードの使用アドレス空間が割当てられる。よ
って、割当終了後のＩ／Ｏバス制御装置のアドレス空間
における空きアドレス空間をより一層小さくできる。
式においては、Ｉ／Ｏバス制御装置のアドレス空間はそ
れぞれインタフェースカードの使用アドレス空間の大き
さを有した複数のブロックアドレス空間に分割され、各
ブロックアドレス空間に対応する大きさを有したインタ
フェースカードの使用アドレス空間が割当てられる。よ
って、割当終了後のＩ／Ｏバス制御装置のアドレス空間
における空きアドレス空間をより一層小さくできる。
【００２５】なお、ＣＰＵが各インタフェースカードの
使用アドレス空間内のアドレスを指定するために、Ｉ／
Ｏバス制御装置内に、指定したアドレスの上位アドレス
から該当指定アドレスが存在するインタフェースカード
を特定するためのカードデコーダを設けている。
使用アドレス空間内のアドレスを指定するために、Ｉ／
Ｏバス制御装置内に、指定したアドレスの上位アドレス
から該当指定アドレスが存在するインタフェースカード
を特定するためのカードデコーダを設けている。
【００２６】
【発明の実施の形態】以下本発明の各実施形態を図面を
用いて説明する。 （第１実施形態）図１は本発明の第１実施形態のアドレ
ス空間割当方式が採用された計算機システムを示す模式
図である。図１１に示す従来のアドレス空間割当方式が
採用された計算機システムと同一部分には同一符号が付
してある。したがって、重複する部分の詳細説明は省略
されている。
用いて説明する。 （第１実施形態）図１は本発明の第１実施形態のアドレ
ス空間割当方式が採用された計算機システムを示す模式
図である。図１１に示す従来のアドレス空間割当方式が
採用された計算機システムと同一部分には同一符号が付
してある。したがって、重複する部分の詳細説明は省略
されている。
【００２７】システムバス１に対してＣＰＵ２，ＲＯＭ
３，ＲＡＭ４及びＩ／Ｏバス制御装置２１が接続されて
いる。さらに、Ｉ／Ｏバス制御装置２１に対して複数の
バススロット７がＩ／Ｏバス６を介して接続されてい
る。この各バススロット７に対してそれぞれインタフェ
ースカード２２が装着可能である。図３（ｂ）に示すよ
うに、各インタフェースカード２２は互いに等しい大き
さのアドレス空間９を有する。そして、図示するよう
に、アドレス空間９には実際に利用される利用アドレス
空間１５以外に空きアドレス空間１６が存在する。
３，ＲＡＭ４及びＩ／Ｏバス制御装置２１が接続されて
いる。さらに、Ｉ／Ｏバス制御装置２１に対して複数の
バススロット７がＩ／Ｏバス６を介して接続されてい
る。この各バススロット７に対してそれぞれインタフェ
ースカード２２が装着可能である。図３（ｂ）に示すよ
うに、各インタフェースカード２２は互いに等しい大き
さのアドレス空間９を有する。そして、図示するよう
に、アドレス空間９には実際に利用される利用アドレス
空間１５以外に空きアドレス空間１６が存在する。
【００２８】また、図２に示すように、ＣＰＵ２が指定
可能なアドレス空間１０は前述したレジスタ領域１２
と、Ｉ／Ｏバス制御装置２１で使用されるアドレス空間
１３とに分割される。そして、このアドレス空間１３は
インタフェースカード２２の設置数より多い所定数の単
位アドレス空間２３に分割されている。各単位アドレス
空間２３はアドレス上において同一大きさを有してい
る。さらに、各単位アドレス空間２３は、図２に示すよ
うに、アドレス値の小さい順にページ番号（１，２，
３，４，５，６，７，…）が付されている。
可能なアドレス空間１０は前述したレジスタ領域１２
と、Ｉ／Ｏバス制御装置２１で使用されるアドレス空間
１３とに分割される。そして、このアドレス空間１３は
インタフェースカード２２の設置数より多い所定数の単
位アドレス空間２３に分割されている。各単位アドレス
空間２３はアドレス上において同一大きさを有してい
る。さらに、各単位アドレス空間２３は、図２に示すよ
うに、アドレス値の小さい順にページ番号（１，２，
３，４，５，６，７，…）が付されている。
【００２９】そして、Ｉ／Ｏバス制御装置２１で使用さ
れるアドレス空間１３内を指定するアドレスＡＤを上位
アドレスＡＤU と下位アドレスＡＤL とを合成したアド
レスで示すことができる。
れるアドレス空間１３内を指定するアドレスＡＤを上位
アドレスＡＤU と下位アドレスＡＤL とを合成したアド
レスで示すことができる。
【００３０】 ＡＤ＝上位アドレスＡＤU ＋下位アドレスＡＤL そして、前記各単位アドレス空間２３は互いに異なる上
位アドレスＡＤU になるように、上位アドレスＡＤU の
桁数と下位アドレスＡＤL の桁数とが設定されている。
その結果、各単位アドレス空間２３を特定する各ページ
番号（１，２，３，４，５，６，７，…）はそれぞれ異
なる上位アドレスＡＤU に１対１で対応している。
位アドレスＡＤU になるように、上位アドレスＡＤU の
桁数と下位アドレスＡＤL の桁数とが設定されている。
その結果、各単位アドレス空間２３を特定する各ページ
番号（１，２，３，４，５，６，７，…）はそれぞれ異
なる上位アドレスＡＤU に１対１で対応している。
【００３１】そして、各インタフェースカード２２の各
アドレス空間９のうちの各使用アドレス空間１５が、Ｉ
／Ｏバス制御装置２１で使用されるアドレス空間１３に
形成された各ページ番号（１，２，３，４，５，６，
７，…）が付された各単位アドレス空間２３にページ番
号順に割当てられている。各使用アドレス領域１５の大
きさと単位アドレス空間２３の大きさとは一般に一致し
ないので、図３（ａ）に示すように、各インタフェース
カード２２の使用アドレス空間１５を１個又は複数の単
位アドレス空間２３に割当てている。その結果、使用ア
ドレス空間１５が割当てられた単位アドレス空間２３に
おいても多少の空き領域が存在する場合もある。
アドレス空間９のうちの各使用アドレス空間１５が、Ｉ
／Ｏバス制御装置２１で使用されるアドレス空間１３に
形成された各ページ番号（１，２，３，４，５，６，
７，…）が付された各単位アドレス空間２３にページ番
号順に割当てられている。各使用アドレス領域１５の大
きさと単位アドレス空間２３の大きさとは一般に一致し
ないので、図３（ａ）に示すように、各インタフェース
カード２２の使用アドレス空間１５を１個又は複数の単
位アドレス空間２３に割当てている。その結果、使用ア
ドレス空間１５が割当てられた単位アドレス空間２３に
おいても多少の空き領域が存在する場合もある。
【００３２】逆に、各インタフェースカード２２のアド
レス空間９内の空きアドレス空間１６のアドレスはＩ／
Ｏ制御装置２１のアドレス空間１３内に割当てられてい
ない。
レス空間９内の空きアドレス空間１６のアドレスはＩ／
Ｏ制御装置２１のアドレス空間１３内に割当てられてい
ない。
【００３３】各インタフェースカード２２内には、図１
に示すように、アドレス変換テーブル２４、及びプログ
ラム上に形成されたアドレス変換部２５とアクセス処理
部２６が設けられており、これらを用いてこのインタフ
ェースカード２２の前述したアドレス空間９内のＣＰＵ
２が指定した使用アドレス空間１５内のアドレスを指定
する。このアドレス空間９内のアドレスＡＤは、上述し
たＩ／Ｏバス制御装置２１で使用されるアドレス空間１
３内の自己に割当られた単位アドレス空間２３の上位ア
ドレスＡＤU と下位アドレスＡＤL とを合成したアドレ
スで示すことができる。
に示すように、アドレス変換テーブル２４、及びプログ
ラム上に形成されたアドレス変換部２５とアクセス処理
部２６が設けられており、これらを用いてこのインタフ
ェースカード２２の前述したアドレス空間９内のＣＰＵ
２が指定した使用アドレス空間１５内のアドレスを指定
する。このアドレス空間９内のアドレスＡＤは、上述し
たＩ／Ｏバス制御装置２１で使用されるアドレス空間１
３内の自己に割当られた単位アドレス空間２３の上位ア
ドレスＡＤU と下位アドレスＡＤL とを合成したアドレ
スで示すことができる。
【００３４】アドレス変換テーブル２４内には、自己の
アドレス空間９内の使用アドレス空間１５が割当てられ
た各単位アドレス空間２３の指定情報としてのページ番
号と自己のインタフェースカード２２のアドレス空間９
内の使用アドレス空間１５内の上位アドレスＡＤU との
関係が記憶されている。
アドレス空間９内の使用アドレス空間１５が割当てられ
た各単位アドレス空間２３の指定情報としてのページ番
号と自己のインタフェースカード２２のアドレス空間９
内の使用アドレス空間１５内の上位アドレスＡＤU との
関係が記憶されている。
【００３５】したがつて、使用アドレス空間１５が小さ
い場合は、１個の単位アドレス空間２３のみしか割当て
られていないので、アドレス変換テーブル２４内には１
個のペーシ番号とこのページ番号に対応する一つの上位
アドレスＡＤU が設定されている。
い場合は、１個の単位アドレス空間２３のみしか割当て
られていないので、アドレス変換テーブル２４内には１
個のペーシ番号とこのページ番号に対応する一つの上位
アドレスＡＤU が設定されている。
【００３６】逆に、使用アドレス空間１５が大きい場合
は、複数の単位アドレス空間２３が割当てられているの
で、アドレス変換テーブル２４内には複数のペーシ番号
とこの各ページ番号に対応する複数の上位アドレスＡＤ
U が設定されている。
は、複数の単位アドレス空間２３が割当てられているの
で、アドレス変換テーブル２４内には複数のペーシ番号
とこの各ページ番号に対応する複数の上位アドレスＡＤ
U が設定されている。
【００３７】各インタフェースカード２２内に、自己の
使用アドレス空間１５に対応するアドレス変換テーブル
２４が設定された状態で、ＣＰＵ２が任意のインタフェ
ースカード２２の使用アドレス空間１５の一つのアドレ
スをアクセスする場合の手順を図４の模式図を用いて説
明する。
使用アドレス空間１５に対応するアドレス変換テーブル
２４が設定された状態で、ＣＰＵ２が任意のインタフェ
ースカード２２の使用アドレス空間１５の一つのアドレ
スをアクセスする場合の手順を図４の模式図を用いて説
明する。
【００３８】ＣＰＵ２は自己の指定可能なアドレス空間
１０内のＩ／Ｏバス制御装置２１を指定する最上位アド
レスと、インタフェースカード２２の使用アドレス空間
１５が割当てられた単位アドレス空間２３を特定するペ
ージ番号、及び使用アドレス空間１５の下位アドレスＡ
ＤL からなるアドレス情報２７をシステムバス１へ出力
する。
１０内のＩ／Ｏバス制御装置２１を指定する最上位アド
レスと、インタフェースカード２２の使用アドレス空間
１５が割当てられた単位アドレス空間２３を特定するペ
ージ番号、及び使用アドレス空間１５の下位アドレスＡ
ＤL からなるアドレス情報２７をシステムバス１へ出力
する。
【００３９】Ｉ／Ｏバス制御装置２１は、このシステム
バス１上に出力された自己を指定したアドレス情報２７
を取込み、このアドレス情報２７から自己を特定する最
上位アドレスを取除いたページ番号と下位アドレスＡＤ
L とからなるアドレス情報２８をＩ／Ｏバス６へ出力す
る。Ｉ／Ｏバス６に接続された各インタフェースカード
２２はＩ／Ｏバス６上に出力されたアドレス情報２８を
取込み、このアドレス情報２８に含まれるページ番号が
自己のアドレス変換テーブル２４に設定されているか否
かを調べる。
バス１上に出力された自己を指定したアドレス情報２７
を取込み、このアドレス情報２７から自己を特定する最
上位アドレスを取除いたページ番号と下位アドレスＡＤ
L とからなるアドレス情報２８をＩ／Ｏバス６へ出力す
る。Ｉ／Ｏバス６に接続された各インタフェースカード
２２はＩ／Ｏバス６上に出力されたアドレス情報２８を
取込み、このアドレス情報２８に含まれるページ番号が
自己のアドレス変換テーブル２４に設定されているか否
かを調べる。
【００４０】該当ページ番号が設定されていない場合
は、このアドレス情報２８を破棄する。該当ページ番号
が設定されている場合は、このページ番号に対応する使
用アドレス空間１５の上位アドレスＡＤU を読出す。そ
してこの読出した上位アドレスＡＤU と元のアドレス情
報２８に含まれる下位アドレスＡＤL を合成してアドレ
スＡＤ２９を作成する。
は、このアドレス情報２８を破棄する。該当ページ番号
が設定されている場合は、このページ番号に対応する使
用アドレス空間１５の上位アドレスＡＤU を読出す。そ
してこの読出した上位アドレスＡＤU と元のアドレス情
報２８に含まれる下位アドレスＡＤL を合成してアドレ
スＡＤ２９を作成する。
【００４１】 ＡＤ＝上位アドレスＡＤU ＋下位アドレスＡＤL そして、このアドレスＡＤ２９で、自己の使用アドレス
空間１５の最終目標アドレスに対してアクセスする。
空間１５の最終目標アドレスに対してアクセスする。
【００４２】なお、各インタフェースカード２２の使用
アドレス空間１５のＩ／Ｏ制御装置２１のアドレス空間
１３の各単位アドレス空間２３に対する割当処理は、オ
ペレータがマニュアル操作で実施してもよいが、この計
算機システムの電源を投入した時点で、ＣＰＵ２側でア
プリケーションプログラムを用いて自動的に割当てるこ
とが可能である。この場合、割当て処理に最低限必要な
各単位アドレス空間２３のアドレス情報を含む情報を不
揮発性メモリに予め記憶保持しておく。
アドレス空間１５のＩ／Ｏ制御装置２１のアドレス空間
１３の各単位アドレス空間２３に対する割当処理は、オ
ペレータがマニュアル操作で実施してもよいが、この計
算機システムの電源を投入した時点で、ＣＰＵ２側でア
プリケーションプログラムを用いて自動的に割当てるこ
とが可能である。この場合、割当て処理に最低限必要な
各単位アドレス空間２３のアドレス情報を含む情報を不
揮発性メモリに予め記憶保持しておく。
【００４３】そして、割当て処理の過程でＣＰＵ２は各
インタフェースカード２２のアドレス空間９における使
用アドレス空間１５の大きさを調べて、該当使用アドレ
ス空間１５をＩ／Ｏ制御装置２１のアドレス空間１３の
各単位アドレス空間２３に割当てる。また、割当て処理
の最終段階で、ＣＰＵ２は各インタフェースカード２２
のアドレス変換デーブル２５にページ番号を含む必要事
項を設定する。
インタフェースカード２２のアドレス空間９における使
用アドレス空間１５の大きさを調べて、該当使用アドレ
ス空間１５をＩ／Ｏ制御装置２１のアドレス空間１３の
各単位アドレス空間２３に割当てる。また、割当て処理
の最終段階で、ＣＰＵ２は各インタフェースカード２２
のアドレス変換デーブル２５にページ番号を含む必要事
項を設定する。
【００４４】このように構成されたアドレス空間割当方
式においては、図３に示すように、Ｉ／Ｏバス制御装置
２１のＣＰＵ２から与えられたアドレス空間１３をイン
タフェースカード２２の設置数より多いそれぞれページ
番号（１，２，３，４，５，６，７，…）が付された多
数の単位アドレス空間２３に分割し、各インタフェース
カード２２のアドレス空間９のなかの空のアドレス空間
１６を除いた実際の使用アドレス空間１５を、この使用
アドレス空間１５の大きさに対応した数の単位アドレス
空間２３に割当てる。
式においては、図３に示すように、Ｉ／Ｏバス制御装置
２１のＣＰＵ２から与えられたアドレス空間１３をイン
タフェースカード２２の設置数より多いそれぞれページ
番号（１，２，３，４，５，６，７，…）が付された多
数の単位アドレス空間２３に分割し、各インタフェース
カード２２のアドレス空間９のなかの空のアドレス空間
１６を除いた実際の使用アドレス空間１５を、この使用
アドレス空間１５の大きさに対応した数の単位アドレス
空間２３に割当てる。
【００４５】したがって、各インタフェースカード８の
使用アドレス空間１５と空きアドレス空間１６とからな
るインタフェースカード全体のアドレス空間９をＩ／Ｏ
バス制御装置５のアドレス空間１３に割当てる図１２に
示した従来のアドレス空間割当方式の場合に比較して、
本実施形態方式においては、各空きアドレス空間１６を
Ｉ／Ｏバス制御装置２１のアドレス空間１３に割当てな
い分だけ、Ｉ／Ｏバス制御装置２１のアドレス空間１３
を有効に使用できる。
使用アドレス空間１５と空きアドレス空間１６とからな
るインタフェースカード全体のアドレス空間９をＩ／Ｏ
バス制御装置５のアドレス空間１３に割当てる図１２に
示した従来のアドレス空間割当方式の場合に比較して、
本実施形態方式においては、各空きアドレス空間１６を
Ｉ／Ｏバス制御装置２１のアドレス空間１３に割当てな
い分だけ、Ｉ／Ｏバス制御装置２１のアドレス空間１３
を有効に使用できる。
【００４６】その結果、図３に示すように、Ｉ／Ｏバス
制御装置２１のアドレス空間１３におけるインタフェー
スカード２２の使用アドレス空間１５が割当てられてい
ない単位アドレス空間２３が多数残存することになり、
この未使用の各単位アドレス空間２３に追加のインタフ
ェースカード２２の使用アドレス空間１５を割当てるこ
とが可能である。
制御装置２１のアドレス空間１３におけるインタフェー
スカード２２の使用アドレス空間１５が割当てられてい
ない単位アドレス空間２３が多数残存することになり、
この未使用の各単位アドレス空間２３に追加のインタフ
ェースカード２２の使用アドレス空間１５を割当てるこ
とが可能である。
【００４７】よって、この計算機システムに対して簡単
にインタフェースカード２２を増設できる。 （第２実施形態）図５は本発明の第２実施形態に係わる
アドレス空間割当方式が採用された計算機システムを示
す模式図である。図１に示す第１実施形態のアドレス空
間割当方式が採用された計算機システムと同一部分には
同一符号が付してある。したがって、重複する部分の詳
細説明は省略されている。
にインタフェースカード２２を増設できる。 （第２実施形態）図５は本発明の第２実施形態に係わる
アドレス空間割当方式が採用された計算機システムを示
す模式図である。図１に示す第１実施形態のアドレス空
間割当方式が採用された計算機システムと同一部分には
同一符号が付してある。したがって、重複する部分の詳
細説明は省略されている。
【００４８】この第２実施形態の計算機システムにおい
ては、Ｉ／Ｏバス制御装置３０内に、カードデコーダ３
１が設けられ、かつプログラム上に形成されたＩ／Ｆ変
換部３２が設けられている。
ては、Ｉ／Ｏバス制御装置３０内に、カードデコーダ３
１が設けられ、かつプログラム上に形成されたＩ／Ｆ変
換部３２が設けられている。
【００４９】ＣＰＵ２から与えられたＩ／Ｏバス制御装
置３０のアドレス空間１３の各アドレスＡＤは、第２実
施形態と同様に、上位アドレスＡＤU と下位アドレスＡ
ＤLとに分割できる。
置３０のアドレス空間１３の各アドレスＡＤは、第２実
施形態と同様に、上位アドレスＡＤU と下位アドレスＡ
ＤLとに分割できる。
【００５０】そして、Ｉ／Ｏバス制御装置３０のＣＰＵ
２から与えられたアドレス空間１３は、図６（ａ）に示
すように、各インタフェースカード３４のアドレス領域
９内の使用アドレス空間１５の大きさにほぼ対応する大
きさを有した複数のブロックアドレス空間３３に分割さ
れている。
２から与えられたアドレス空間１３は、図６（ａ）に示
すように、各インタフェースカード３４のアドレス領域
９内の使用アドレス空間１５の大きさにほぼ対応する大
きさを有した複数のブロックアドレス空間３３に分割さ
れている。
【００５１】具体的には、各インタフェースカード３４
の各使用アドレス空間１５のうち最も大きい使用アドレ
ス空間１５のブロックアドレス空間３３がＩ／Ｏバス制
御装置３０のアドレス空間１３の先頭部分に割当てら
れ、次に大きい使用アドレス空間１５のブロックアドレ
ス空間３３がアドレス空間１３の先頭部分の次に割当て
られる。このように、各インタフェースカード３４の各
使用アドレス空間１５のブロックアドレス空間３３は大
きい順にＩ／Ｏバス制御装置３０のアドレス空間１３に
順番に割当てられる。
の各使用アドレス空間１５のうち最も大きい使用アドレ
ス空間１５のブロックアドレス空間３３がＩ／Ｏバス制
御装置３０のアドレス空間１３の先頭部分に割当てら
れ、次に大きい使用アドレス空間１５のブロックアドレ
ス空間３３がアドレス空間１３の先頭部分の次に割当て
られる。このように、各インタフェースカード３４の各
使用アドレス空間１５のブロックアドレス空間３３は大
きい順にＩ／Ｏバス制御装置３０のアドレス空間１３に
順番に割当てられる。
【００５２】なお、各ブロックアドレス空間３３の大き
さは対応する使用アドレス空間１５の大きさと完全に一
致していなくて、使用アドレス空間１５の大きさのアド
レス値上での端数の発生や、隣接するブロックアドレス
空間３３とで上位アドレスＡＤU が重複することを避け
るために、多少の空きアドレス空間が存在する。逆に、
大きい使用アドレス空間１５に対応するブロックアドレ
ス空間３３には連続した複数種類の上位アドレスＡＤU
が割付けられる。
さは対応する使用アドレス空間１５の大きさと完全に一
致していなくて、使用アドレス空間１５の大きさのアド
レス値上での端数の発生や、隣接するブロックアドレス
空間３３とで上位アドレスＡＤU が重複することを避け
るために、多少の空きアドレス空間が存在する。逆に、
大きい使用アドレス空間１５に対応するブロックアドレ
ス空間３３には連続した複数種類の上位アドレスＡＤU
が割付けられる。
【００５３】したがって、上位アドレスＡＤU が特定さ
れると、この上位アドレスＡＤU が含まれるブロックア
ドレス空間３３が特定され、さらにこのブロックアドレ
ス空間３３に対応する使用アドレス空間１５のインタフ
ェースカード３４が特定される。使用アドレス空間１５
が大きい場合、複数の上位アドレスＡＤU で一つのイン
タフェースカード３４が指定される。
れると、この上位アドレスＡＤU が含まれるブロックア
ドレス空間３３が特定され、さらにこのブロックアドレ
ス空間３３に対応する使用アドレス空間１５のインタフ
ェースカード３４が特定される。使用アドレス空間１５
が大きい場合、複数の上位アドレスＡＤU で一つのイン
タフェースカード３４が指定される。
【００５４】前記Ｉ／Ｏバス制御装置３０内に形成され
たカードデコーダ３１内には、使用アドレス空間１５内
の各上位アドレスＡＤU 毎に、該当上位アドレスＡＤU
で特定されるインタフェースカード３４の指定情報であ
るインタフェースカード番号が設定されている。したが
って、ブロックアドレス空間３３が割当てられていない
大きいアドレス値の上位アドレスＡＤU にはインタフェ
ースカード番号は設定されていない。
たカードデコーダ３１内には、使用アドレス空間１５内
の各上位アドレスＡＤU 毎に、該当上位アドレスＡＤU
で特定されるインタフェースカード３４の指定情報であ
るインタフェースカード番号が設定されている。したが
って、ブロックアドレス空間３３が割当てられていない
大きいアドレス値の上位アドレスＡＤU にはインタフェ
ースカード番号は設定されていない。
【００５５】Ｉ／Ｏバス制御装置３０内にカードデコー
ダ３１が設定された状態で、ＣＰＵ２が任意のインタフ
ェースカード３４の使用アドレス空間１５の一つのアド
レスをアクセスする場合の手順を図７の模式図を用いて
説明する。
ダ３１が設定された状態で、ＣＰＵ２が任意のインタフ
ェースカード３４の使用アドレス空間１５の一つのアド
レスをアクセスする場合の手順を図７の模式図を用いて
説明する。
【００５６】ＣＰＵ２は自己の指定可能なアドレス空間
１０内のＩ／Ｏバス制御装置３０を指定する最上位アド
レスと、インタフェースカード３４の使用アドレス空間
１５が割当てられたブロックアドレス空間３３を特定す
る上位アドレスＡＤU 、及び使用アドレス空間１５の下
位アドレスＡＤL からなるアドレス情報３５をシステム
バス１へ出力する。
１０内のＩ／Ｏバス制御装置３０を指定する最上位アド
レスと、インタフェースカード３４の使用アドレス空間
１５が割当てられたブロックアドレス空間３３を特定す
る上位アドレスＡＤU 、及び使用アドレス空間１５の下
位アドレスＡＤL からなるアドレス情報３５をシステム
バス１へ出力する。
【００５７】Ｉ／Ｏバス制御装置３０は、このシステム
バス１上に出力された自己を指定したアドレス情報３５
を取込み、このアドレス情報３５から自己を特定する最
上位アドレス及び上位アドレスＡＤU を取除いた下位ア
ドレスＡＤL のみのアドレス情報３７をＩ／Ｏバス６へ
出力する。同時に、Ｉ／Ｆ変換部３２が起動して、アド
レス情報３５から上位アドレスＡＤU を取出して、この
上位アドレスＡＤU をカードデコーダ３１を用いて、こ
の上位アドレスＡＤU に対応するインタフェースカード
番号に変換する。そして、このインタフェースカード番
号のインタフェースカード３４に対するセレクト（選
択）信号３６をＩ／Ｏバス６へ出力する。
バス１上に出力された自己を指定したアドレス情報３５
を取込み、このアドレス情報３５から自己を特定する最
上位アドレス及び上位アドレスＡＤU を取除いた下位ア
ドレスＡＤL のみのアドレス情報３７をＩ／Ｏバス６へ
出力する。同時に、Ｉ／Ｆ変換部３２が起動して、アド
レス情報３５から上位アドレスＡＤU を取出して、この
上位アドレスＡＤU をカードデコーダ３１を用いて、こ
の上位アドレスＡＤU に対応するインタフェースカード
番号に変換する。そして、このインタフェースカード番
号のインタフェースカード３４に対するセレクト（選
択）信号３６をＩ／Ｏバス６へ出力する。
【００５８】よって、このセレクト（選択）信号３６で
指定されたインタフェースカード３４は、Ｉ／Ｏバス６
上のアドレス情報３７を取込み、このアドレス情報３７
に含まれる下位アドレスＡＤL で自己のアドレス空間９
の使用アドレス空間１５内をアクセスする。
指定されたインタフェースカード３４は、Ｉ／Ｏバス６
上のアドレス情報３７を取込み、このアドレス情報３７
に含まれる下位アドレスＡＤL で自己のアドレス空間９
の使用アドレス空間１５内をアクセスする。
【００５９】このように構成された第２実施形態のアク
セス空間割当方式においては、Ｉ／Ｏバス制御装置３０
のＣＰ２から与えられたアドレス空間１３はそれぞれイ
ンタフェースカード３４の使用アドレス空間１５の大き
さを有した複数のブロックアドレス空間３３に分割され
る。そして、各ブロックアドレス空間３３に対応する大
きさを有したインタフェースカード３４の使用アドレス
空間１５が割当てられる。
セス空間割当方式においては、Ｉ／Ｏバス制御装置３０
のＣＰ２から与えられたアドレス空間１３はそれぞれイ
ンタフェースカード３４の使用アドレス空間１５の大き
さを有した複数のブロックアドレス空間３３に分割され
る。そして、各ブロックアドレス空間３３に対応する大
きさを有したインタフェースカード３４の使用アドレス
空間１５が割当てられる。
【００６０】よって、割当終了後のＩ／Ｏバス制御装置
３０のアドレス空間１３における空きアドレス空間をよ
り一層小さくできる。 （第３実施形態）図８は本発明の第３実施形態のアドレ
ス空間割当方式が採用された計算機システムにおける各
インタフェースカードの概略構成図であり、図９はＩ／
Ｏ制御装置のＣＰＵから与えられたアドレス空間におけ
る各インタフェースカードの使用アドレス空間の割当状
態を示す図である。
３０のアドレス空間１３における空きアドレス空間をよ
り一層小さくできる。 （第３実施形態）図８は本発明の第３実施形態のアドレ
ス空間割当方式が採用された計算機システムにおける各
インタフェースカードの概略構成図であり、図９はＩ／
Ｏ制御装置のＣＰＵから与えられたアドレス空間におけ
る各インタフェースカードの使用アドレス空間の割当状
態を示す図である。
【００６１】図１，図３と同一部分には同一符号が付し
てある。したがって、重複する部分の詳細説明は省略さ
れている。なお、計算機システムの全体構成は図１に示
す第１実施形態とほぼ同じである。
てある。したがって、重複する部分の詳細説明は省略さ
れている。なお、計算機システムの全体構成は図１に示
す第１実施形態とほぼ同じである。
【００６２】この第３実施形態においては、図９に示す
ように、Ｉ／Ｏ制御装置２１のＣＰＵ２から与えられた
アドレス空間１３は、それぞれ大きさが異なる大，中，
小の３種類の単位アドレス空間２３ａ，２３ｂ，２３ｃ
に分割される。そして、各単位アドレス空間２３ａ，２
３ｂ，２３ｃには大，中，小毎にそれぞ連続するページ
番号が付されている。
ように、Ｉ／Ｏ制御装置２１のＣＰＵ２から与えられた
アドレス空間１３は、それぞれ大きさが異なる大，中，
小の３種類の単位アドレス空間２３ａ，２３ｂ，２３ｃ
に分割される。そして、各単位アドレス空間２３ａ，２
３ｂ，２３ｃには大，中，小毎にそれぞ連続するページ
番号が付されている。
【００６３】そして、各インタフェースカード２２ａの
アドレス空間９の使用アドレス空間１５は、大，中，小
の各単位アドレス空間２３ａ，２３ｂ，２３ｃにおける
自己の大きさに応じた単位アドレス空間２３ａ，２３
ｂ，２３ｃに割当られる。例えば、３番のインタフェー
スカード２２ａの使用アドレス空間１５は大きいので、
大の単位アドレス空間２３ａ（大ページ番号１）に割当
られ、４番のインタフェースカード２２ａの使用アドレ
ス空間１５は小さいので、小の単位アドレス空間２３ｃ
（小ページ番号２）に割当られる。
アドレス空間９の使用アドレス空間１５は、大，中，小
の各単位アドレス空間２３ａ，２３ｂ，２３ｃにおける
自己の大きさに応じた単位アドレス空間２３ａ，２３
ｂ，２３ｃに割当られる。例えば、３番のインタフェー
スカード２２ａの使用アドレス空間１５は大きいので、
大の単位アドレス空間２３ａ（大ページ番号１）に割当
られ、４番のインタフェースカード２２ａの使用アドレ
ス空間１５は小さいので、小の単位アドレス空間２３ｃ
（小ページ番号２）に割当られる。
【００６４】なお、１番のインタフェースカード２２ａ
のように、アドレス空間９内に使用アドレス空間１５が
２箇所に分散している場合は、それぞれの大きさに対応
した中の単位アドレス空間２３ｂ（中ページ番号１）、
及び小の単位アドレス空間２３ｃ（小ページ番号１）に
割当られる。
のように、アドレス空間９内に使用アドレス空間１５が
２箇所に分散している場合は、それぞれの大きさに対応
した中の単位アドレス空間２３ｂ（中ページ番号１）、
及び小の単位アドレス空間２３ｃ（小ページ番号１）に
割当られる。
【００６５】したがって、一つのインタフェースカード
２２ａに対して互いに大きさが異なる複数の単位アドレ
ス空間２３ａ〜２３ｃが割当られる場合も存在する。そ
して、図８に示す各インタフェースカード２２ａのアド
レス変換テーブル２４ａ内には、自己の使用アドレス空
間１５が割当られたＩ／Ｏ制御装置２１のアドレス空間
１３の１個又は複数の単位アドレス空間２３ａ，２３
ｂ，２３ｃを指定する大，中，小のページ番号と、該当
ページ番号で特定される自己のアドレス空間９の使用ア
ドレス空間１５の上位アドレスＡＤU が設定されてい
る。
２２ａに対して互いに大きさが異なる複数の単位アドレ
ス空間２３ａ〜２３ｃが割当られる場合も存在する。そ
して、図８に示す各インタフェースカード２２ａのアド
レス変換テーブル２４ａ内には、自己の使用アドレス空
間１５が割当られたＩ／Ｏ制御装置２１のアドレス空間
１３の１個又は複数の単位アドレス空間２３ａ，２３
ｂ，２３ｃを指定する大，中，小のページ番号と、該当
ページ番号で特定される自己のアドレス空間９の使用ア
ドレス空間１５の上位アドレスＡＤU が設定されてい
る。
【００６６】したがって、自己の使用アドレス空間１５
の大きさや分散されて配置された場合等も考慮すると、
図８に示すように、複数のページ番号及び上位アドレス
ＡＤU が登録される場合もある。
の大きさや分散されて配置された場合等も考慮すると、
図８に示すように、複数のページ番号及び上位アドレス
ＡＤU が登録される場合もある。
【００６７】各インタフェースカード２２ａ内に、自己
の使用アドレス空間１５に対応するアドレス変換テーブ
ル２４ａが設定された状態で、ＣＰＵ２が任意のインタ
フェースカード２２ａの使用アドレス空間１５の一つの
アドレスをアクセスする場合の手順を図１０の模式図を
用いて説明する。
の使用アドレス空間１５に対応するアドレス変換テーブ
ル２４ａが設定された状態で、ＣＰＵ２が任意のインタ
フェースカード２２ａの使用アドレス空間１５の一つの
アドレスをアクセスする場合の手順を図１０の模式図を
用いて説明する。
【００６８】ＣＰＵ２は自己の指定可能なアドレス空間
１０内のＩ／Ｏバス制御装置２１を指定する最上位アド
レスと、インタフェースカード２２ａの使用アドレス空
間１５が割当てられた大，中，小のいずれか一つの単位
アドレス空間２３ａ〜２３ｃを特定するページ番号、及
び使用アドレス空間１５の下位アドレスＡＤL からなる
アドレス情報２７ａをシステムバス１へ出力する。
１０内のＩ／Ｏバス制御装置２１を指定する最上位アド
レスと、インタフェースカード２２ａの使用アドレス空
間１５が割当てられた大，中，小のいずれか一つの単位
アドレス空間２３ａ〜２３ｃを特定するページ番号、及
び使用アドレス空間１５の下位アドレスＡＤL からなる
アドレス情報２７ａをシステムバス１へ出力する。
【００６９】Ｉ／Ｏバス制御装置２１は、このシステム
バス１上に出力された自己を指定したアドレス情報２７
ａを取込み、このアドレス情報２７ａから自己を特定す
る最上位アドレスを取除いた大，中，小いずれかのペー
ジ番号と下位アドレスＡＤLとからなるアドレス情報２
８ａをＩ／Ｏバス６へ出力する。Ｉ／Ｏバス６に接続さ
れた各インタフェースカード２２ａはＩ／Ｏバス６上に
出力されたアドレス情報２８ａを取込み、このアドレス
情報２８ａに含まれる大，中，小いずれかのページ番号
が自己のアドレス変換テーブル２４ａに設定されている
か否かを調べる。
バス１上に出力された自己を指定したアドレス情報２７
ａを取込み、このアドレス情報２７ａから自己を特定す
る最上位アドレスを取除いた大，中，小いずれかのペー
ジ番号と下位アドレスＡＤLとからなるアドレス情報２
８ａをＩ／Ｏバス６へ出力する。Ｉ／Ｏバス６に接続さ
れた各インタフェースカード２２ａはＩ／Ｏバス６上に
出力されたアドレス情報２８ａを取込み、このアドレス
情報２８ａに含まれる大，中，小いずれかのページ番号
が自己のアドレス変換テーブル２４ａに設定されている
か否かを調べる。
【００７０】該当ページ番号が設定されていない場合
は、このアドレス情報２８ａを破棄する。該当ページ番
号が設定されている場合は、このアドレス変換テーブル
２４ａからこの大，中，小いずれかのページ番号に対応
する使用アドレス空間１５の上位アドレスＡＤU を読出
す。そしてこの読出した上位アドレスＡＤU と元のアド
レス情報２８に含まれる下位アドレスＡＤL とを合成し
てアドレスＡＤ２９ａを作成する。
は、このアドレス情報２８ａを破棄する。該当ページ番
号が設定されている場合は、このアドレス変換テーブル
２４ａからこの大，中，小いずれかのページ番号に対応
する使用アドレス空間１５の上位アドレスＡＤU を読出
す。そしてこの読出した上位アドレスＡＤU と元のアド
レス情報２８に含まれる下位アドレスＡＤL とを合成し
てアドレスＡＤ２９ａを作成する。
【００７１】 ＡＤ＝上位アドレスＡＤU ＋下位アドレスＡＤL そして、このアドレスＡＤ２９ａで、自己の使用アドレ
ス空間１５の最終目標アドレスに対してアクセスする。
ス空間１５の最終目標アドレスに対してアクセスする。
【００７２】このように構成された第３実施形態のアド
レス空間割当方式においても、各インタフェースカード
２２ａのアドレス空間９内の実際に使用されている使用
アドレス空間１５のみがＩ／Ｏバス制御装置２１のＣＰ
Ｕ２から与えられたアドレス空間１３の各単位アドレス
空間２３ａ〜２３ｃに割当られるので、第１実施形態の
アドレス空間割当方式とほぼ同様の効果を得ることがで
きる。
レス空間割当方式においても、各インタフェースカード
２２ａのアドレス空間９内の実際に使用されている使用
アドレス空間１５のみがＩ／Ｏバス制御装置２１のＣＰ
Ｕ２から与えられたアドレス空間１３の各単位アドレス
空間２３ａ〜２３ｃに割当られるので、第１実施形態の
アドレス空間割当方式とほぼ同様の効果を得ることがで
きる。
【００７３】さらに、この第３実施形態のアドレス空間
割当方式においては、Ｉ／Ｏバス制御装置２１のＣＰＵ
２から与えられたアドレス空間１３をそれぞれ大きさが
異なる大，中，小等の複数種類の単位アドレス空間２３
ａ，２３ｂ，２３ｃに分割している。
割当方式においては、Ｉ／Ｏバス制御装置２１のＣＰＵ
２から与えられたアドレス空間１３をそれぞれ大きさが
異なる大，中，小等の複数種類の単位アドレス空間２３
ａ，２３ｂ，２３ｃに分割している。
【００７４】したがって、各インタフェースカード２２
ａの使用アドレス空間１５をＩ／Ｏバス制御装置２１の
アドレス空間３１の各単位アドレス空間２３ａ，２３
ｂ．２３ｃに割当てる場合に生ずる無駄な空きアドレス
領域をより一層少なくできる。
ａの使用アドレス空間１５をＩ／Ｏバス制御装置２１の
アドレス空間３１の各単位アドレス空間２３ａ，２３
ｂ．２３ｃに割当てる場合に生ずる無駄な空きアドレス
領域をより一層少なくできる。
【００７５】
【発明の効果】以上説明したように本発明のアドレス空
間割当方式においては、Ｉ／Ｏバス制御装置のアドレス
空間を大きさが小さい多数の単位アドレス空間に分割し
て、この各単位アドレス空間に対して、各インタフェー
スカードの指定可能なアドレス空間のうち実際に使用さ
れている使用アドレス空間のみを割当ている。
間割当方式においては、Ｉ／Ｏバス制御装置のアドレス
空間を大きさが小さい多数の単位アドレス空間に分割し
て、この各単位アドレス空間に対して、各インタフェー
スカードの指定可能なアドレス空間のうち実際に使用さ
れている使用アドレス空間のみを割当ている。
【００７６】したかって、Ｉ／Ｏバス制御装置のＣＰＵ
から与えられたアドレス空間を有効に使用でき、かつ新
規のインタフェースカードの増設も容易にできる計算機
システムが実現できる。
から与えられたアドレス空間を有効に使用でき、かつ新
規のインタフェースカードの増設も容易にできる計算機
システムが実現できる。
【００７７】また、Ｉ／Ｏバス制御装置のアドレス空間
を各インタフェースカードの使用アドレス空間の大きさ
を有した各ブロックアドレス空間に分割して、各インタ
フェースカードの実際の使用アドレス空間を大きさに応
じたブロックアドレス空間に割当てている。したがっ
て、Ｉ／Ｏバス制御装置のＣＰＵから与えられたアドレ
ス空間をより有効に使用できる。
を各インタフェースカードの使用アドレス空間の大きさ
を有した各ブロックアドレス空間に分割して、各インタ
フェースカードの実際の使用アドレス空間を大きさに応
じたブロックアドレス空間に割当てている。したがっ
て、Ｉ／Ｏバス制御装置のＣＰＵから与えられたアドレ
ス空間をより有効に使用できる。
【図１】 本発明の第１実施形態のアドレス空間割当方
式が採用された計算機システムの概略構成図
式が採用された計算機システムの概略構成図
【図２】 同計算機システムのＩ／Ｏバス制御装置のＣ
ＰＵから与えられたアドレス空間を示す図
ＰＵから与えられたアドレス空間を示す図
【図３】 同第１実施形態方式における各インタフェー
スの使用アドレス空間のＩ／Ｏバス制御装置のアドレス
空間に対する割当状態を示す模式図
スの使用アドレス空間のＩ／Ｏバス制御装置のアドレス
空間に対する割当状態を示す模式図
【図４】 同第１実施形態方式におけるＣＰＵのアクセ
ス処理の流れを示す模式図
ス処理の流れを示す模式図
【図５】 本発明の第２実施形態のアドレス空間割当方
式が採用された計算機システムの概略構成図
式が採用された計算機システムの概略構成図
【図６】 同第２実施形態方式における各インタフェー
スの使用アドレス空間のＩ／Ｏバス制御装置のアドレス
空間に対する割当状態を示す模式図
スの使用アドレス空間のＩ／Ｏバス制御装置のアドレス
空間に対する割当状態を示す模式図
【図７】 同第２実施形態方式におけるＣＰＵのアクセ
ス処理の流れを示す模式図
ス処理の流れを示す模式図
【図８】本発明の第３実施形態のアドレス空間割当方式
が採用された計算機システムのインタフェースの概略構
成図
が採用された計算機システムのインタフェースの概略構
成図
【図９】 同第３実施形態方式における各インタフェー
スの使用アドレス空間のＩ／Ｏバス制御装置のアドレス
空間に対する割当状態を示す模式図
スの使用アドレス空間のＩ／Ｏバス制御装置のアドレス
空間に対する割当状態を示す模式図
【図１０】 同第３実施形態方式におけるＣＰＵのアク
セス処理の流れを示す模式図
セス処理の流れを示す模式図
【図１１】 従来のアドレス空間割当方式が採用された
計算機システムの概略構成図
計算機システムの概略構成図
【図１２】 同従来割当方式における各インタフェース
の使用アドレス空間のＩ／Ｏバス制御装置のアドレス空
間に対する割当状態を示す模式図
の使用アドレス空間のＩ／Ｏバス制御装置のアドレス空
間に対する割当状態を示す模式図
１…システムバス ２…ＣＰＵ ７…バススロット ６…Ｉ／Ｏバス ９…インタフェースカードのアドレス空間 １３…Ｉ／Ｏバス制御装置のアドレス空間 １５…インタフェースカードの使用アドレス空間 １６…インタフェースカードの空きアドレス空間 ２１，３０…Ｉ／Ｏバス制御装置 ２４，２４ａ…アドレス変換テーブル ２２，２２ａ，３４…インタフェースカード ２３，２３ａ，２３ｂ，２３ｃ…単位アドレス空間 ３１…カードデコーダ ３３…ブロックアドレス空間
Claims (4)
- 【請求項１】 ＣＰＵに対して、複数のインタフェース
カードが接続されたＩ／ＯバスをＩ／Ｏバス制御装置を
介して接続した計算機システムにおける前記ＣＰＵから
与えられたＩ／Ｏバス制御装置のアドレス空間に対して
前記各インタフェースカードの使用アドレス空間を割当
てるアドレス空間割当方式において、 前記Ｉ／Ｏバス制御装置のアドレス空間を前記インタフ
ェースカードの設置数より多い所定数の単位アドレス空
間に分割し、 前記各インタフェースカードの使用アドレス空間を、こ
の使用アドレス空間の大きさに対応した数の単位アドレ
ス空間に割当てることを特徴とするアドレス空間割当方
式。 - 【請求項２】 ＣＰＵに対して、複数のインタフェース
カードが接続されたＩ／ＯバスをＩ／Ｏバス制御装置を
介して接続した計算機システムにおける前記ＣＰＵから
与えられたＩ／Ｏバス制御装置のアドレス空間に対して
前記各インタフェースカードの使用アドレス空間を割当
てるアドレス空間割当方式において、 前記Ｉ／Ｏバス制御装置のアドレス空間を前記インタフ
ェースカードの設置数より多い所定数の単位アドレス空
間に分割し、 前記各インタフェースカードの使用アドレス空間を、こ
の使用アドレス空間の大きさに対応した数の単位アドレ
ス空間に割当て、 前記各インタフェースカード毎に、該当インタフェース
カードに割当てられた各単位アドレス空間の指定情報と
自己の使用アドレス空間の各上位アドレスとの関係を示
すアドレス変換テーブルを備え、 前記ＣＰＵは前記Ｉ／Ｏバス制御装置のアドレス空間の
アドレスを前記単位アドレス空間の指定情報と下位アド
レスとで指定し、 前記各インタフェースカードは前記ＣＰＵから指定され
たアドレスに含まれる単位アドレス空間の指定情報を自
己のアドレス変換テーブルを用いて上位アドレスに変換
し、この変換された上位アドレスと前記下位アドレスと
を合成したアドレスで自己の使用アドレス空間をアクセ
スすることを特徴とするアドレス空間割当方式。 - 【請求項３】 ＣＰＵに対して、複数のインタフェース
カードが接続されたＩ／ＯバスをＩ／Ｏバス制御装置を
介して接続した計算機システムにおける前記ＣＰＵから
与えられたＩ／Ｏバス制御装置のアドレス空間に対して
前記各インタフェースカードの使用アドレス空間を割当
てるアドレス空間割当方式において、 前記Ｉ／Ｏバス制御装置のアドレス空間を前記インタフ
ェースカードの設置数より多く、かつそれぞれの大きさ
が複数種類に設定された複数の単位アドレス空間に分割
し、 前記各インタフェースカードの使用アドレス空間を、こ
の使用アドレス空間の大きさに対応した数及び種類の単
位アドレス空間に割当て、 前記各インタフェースカード毎に、該当インタフェース
カードに割当てられた各単位アドレス空間の指定情報と
自己の使用アドレス空間の各上位アドレスとの関係を示
すアドレス変換テーブルを備え、 前記ＣＰＵは前記Ｉ／Ｏバス制御装置のアドレス空間の
アドレスを前記単位アドレス空間の指定情報と下位アド
レスとで指定し、 前記各インタフェースカードは前記ＣＰＵから指定され
たアドレスに含まれる単位アドレス空間の指定情報を自
己のアドレス変換テーブルを用いて上位アドレスに変換
し、この変換された上位アドレスと前記下位アドレスと
を合成したアドレスで自己の使用アドレス空間をアクセ
スすることを特徴とするアドレス空間割当方式。 - 【請求項４】 ＣＰＵに対して、複数のインタフェース
カードが接続されたＩ／ＯバスをＩ／Ｏバス制御装置を
介して接続した計算機システムにおける前記ＣＰＵから
与えられたＩ／Ｏバス制御装置のアドレス空間に対して
前記各インタフェースカードの使用アドレス空間を割当
てるアドレス空間割当方式において、 前記Ｉ／Ｏバス制御装置のアドレス空間をそれぞれ前記
インタフェースカードの使用アドレス空間の大きさを有
した複数のブロックアドレス空間に分割し、 前記Ｉ／Ｏバス制御装置に、このＩ／Ｏバス制御装置の
アドレス空間における各上位アドレスを、自己が含まれ
るブロックアドレス空間に割当てられたインタフェース
カードの指定情報に変換するカードデコーダを備え、 前記ＣＰＵは前記Ｉ／Ｏバス制御装置のアドレス空間の
アドレスを上位アドレスと下位アドレスとで指定し、 前記Ｉ／Ｏバス制御装置は前記ＣＰＵから指定されたア
ドレスに含まれる上位アドレスを前記カードデコーダで
インタフェースカードの指定情報に変換し、 前記各インタフェースカードは自己の指情報を含むアド
レスに含まれる下位アドレスで自己の使用アドレス空間
をアクセスすることを特徴とするアドレス空間割当方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23104897A JPH1165983A (ja) | 1997-08-27 | 1997-08-27 | アドレス空間割当方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23104897A JPH1165983A (ja) | 1997-08-27 | 1997-08-27 | アドレス空間割当方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1165983A true JPH1165983A (ja) | 1999-03-09 |
Family
ID=16917475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23104897A Pending JPH1165983A (ja) | 1997-08-27 | 1997-08-27 | アドレス空間割当方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1165983A (ja) |
-
1997
- 1997-08-27 JP JP23104897A patent/JPH1165983A/ja active Pending
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