JPH1155145A - 送受信機用集積回路 - Google Patents
送受信機用集積回路Info
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- JPH1155145A JPH1155145A JP9211598A JP21159897A JPH1155145A JP H1155145 A JPH1155145 A JP H1155145A JP 9211598 A JP9211598 A JP 9211598A JP 21159897 A JP21159897 A JP 21159897A JP H1155145 A JPH1155145 A JP H1155145A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
プ上に集積化した場合、デジタル回路の信号が雑音とし
てアナログ回路に悪影響を与えることになる。 【解決手段】 テレビジョン放送などのチューナ部に使
用される周波数変換ブロックと局部発振周波数を制御す
るためのPLLブロックを同一チップ上に集積化してな
る集積回路において、周波数変換ブロックであるアナロ
グ部22とPLLブロックであるデジタル部23の正・
負の電源端子を各々分け、かつアナログ部22とデジタ
ル部23の境界部分の半導体基板21上に、アナログ用
およびデジタル用の各負側電源端子25,27およびグ
ランドパターン29,33とは独立した基準電位端子3
8および半導体基板21に接続された基準電位パターン
36を設けてアナログ部22とデジタル部23とを分離
し、アナログ部22に対するデジタル部23の雑音の影
響を抑制する。
Description
路に関し、特にアナログ部とデジタル部とを同一の半導
体基板(チップ)上に集積化してなる送受信機用集積回
路に関する。
ナ部分は、周波数変換用発振器、ミキサおよび中間周波
増幅器を一つにまとめた周波数変換ブロック用の集積回
路と、上記周波数変換用発振器に供給する局部発振周波
数を希望受信周波数に応じて制御するためのPLL(Pha
se Locked Loop) 回路用の集積回路の2つの集積回路に
よって構成されていた。ところが、今後は、液晶テレビ
等の薄型・小型化、パーソナルコンピュータへのテレビ
チューナの内蔵化の傾向に伴い、又不要輻射(発振信号
の漏洩)の点から、2つの集積回路を1つの集積回路に
まとめることが要求されている。
変換ブロック用の集積回路はアナログ回路によって構成
され、PLL回路用の集積回路はデジタル回路によって
構成されており、この場合、アナログ回路は50〜85
0MHzで動作する高周波/高感度/低雑音が要求され
るが、デジタル回路と同一のチップ上に集積化した際
に、デジタル回路の信号が雑音としてアナログ回路に悪
影響を与えることになるため、これをどのようにして防
ぐかが課題である。
であり、その目的とするところは、アナログ回路とデジ
タル回路の同一チップへの混載化に際して、両回路の相
互干渉を抑えるようにした送受信機用集積回路を提供す
ることにある。
集積回路は、アナログ部とデジタル部とを同一のチップ
上に集積化するに当り、アナログ部に電力を供給する第
1の電源供給手段と、デジタル部に電力を供給する第2
の電源供給手段と、チップ上のアナログ部とデジタル部
との境界部分に、第1,第2の電源供給手段とは独立し
て設けられた基準電位付与手段とを備えた構成となって
いる。
アナログ部およびデジタル部には、互いに独立した第
1,第2の電源供給手段によって別々に電力が供給され
る。そして、アナログ部とデジタル部は、チップ上に設
けられた基準電位付与手段によって分離されていること
から、デジタル部で発生した雑音はアナログ部には回り
込まずに、当該基準電位付与手段を経由して外部の基準
電位点(例えば、グランド)へ出力される。
て図面を参照しつつ詳細に説明する。
ジョン放送のチューナ部の構成を示すブロック図であ
る。図1において、アンテナ11で受信されたテレビ電
波は、バンドパスフィルタ12、高周波増幅器13およ
びバンドパスフィルタ14を経てミキサ15の一方の入
力となる。また、ミキサ15の他方の入力として、発振
器16から出力される局部発振周波数が供給される。
は、PLL回路17によって希望受信周波数に応じて制
御される。ミキサ15は、高周波増幅器13で増幅され
た高周波テレビ信号を、発振器16から出力される局部
発振周波数と混合することによって58.75MHzの
映像中間周波数(IF)信号として取り出す。この映像
中間周波数信号は、中間周波増幅器18を介して映像検
波回路(図示せず)に供給される。
において、通常、ミキサ15、発振器16および中間周
波増幅器18からなる周波数変換ブロックはアナログ回
路によって構成され、PLL回路17はデジタル回路に
よって構成される。本発明では、アナログ回路であるミ
キサ15、発振器16および中間周波増幅器18と、デ
ジタル回路であるPLL回路17とを、同一の半導体基
板(チップ)上に集積化しようとするものである。
のレイアウトパターンの概略断面図である。図2におい
て、例えばP型の半導体基板(チップ)21上には、例
えば中央付近を境界として、アナログ部22とデジタル
部23とが搭載されている。アナログ部22にはミキサ
15、発振器16および中間周波増幅器18からなる周
波数変換ブロックが形成され、デジタル部23にはPL
L回路17が形成される。そして、アナログ部22に対
して電力を供給する正側電源端子24および負側電源端
子25が、またデジタル部23に対して電力を供給する
正側電源端子26および負側電源端子27がそれぞれ別
々に設けられている。
電源端子25は、アナログ部22の領域内にAl(アル
ミニウム)配線されている電源パターン28およびグラ
ンドパターン29にそれぞれコンタクトがとられたパッ
ド30,31に対してワイヤボンディングによって接続
されている。同様に、デジタル用の正側電源端子26お
よび負側電源端子27は、デジタル部23の領域内にA
l配線されている電源パターン32およびグランドパタ
ーン33にそれぞれコンタクトがとられたパッド34,
35に対してワイヤボンディングによって接続されてい
る。
とデジタル部23の境界部分には、アナログ用のグラン
ドパターン29およびデジタル用のグランドパターン3
3とは独立した基準電位パターン36がAl配線されて
いる。この基準電位パターン36は、その下方に例えば
イオン注入によって形成されたP+ 不純物層37とコン
タクトがとられることによって半導体基板21と接続さ
れている。また、基準電位パターン36に対して基準電
位(例えば、グランドレベル)を付与する基準電位端子
37が設けられている。
ン36にコンタクトがとられたパッド39に対してワイ
ヤボンディングによって接続されており、デジタル用の
負側電源端子27と共に外部のデジタル用グランドに接
続される。なお、アナログ用の負側電源端子25は、デ
ジタル用グランドとは独立した外部のアナログ用のグラ
ンドに接続される。
ーナ部に使用される周波数変換ブロックと局部発振周波
数を制御するためのPLLブロックを同一チップ上に集
積化してなる集積回路において、周波数変換ブロックで
あるアナログ部22とPLLブロックであるデジタル部
23の正・負の電源端子を各々分け、かつアナログ部2
2とデジタル部23の境界部分の半導体基板21上に、
アナログ用およびデジタル用の各負側電源端子25,2
7およびグランドパターン29,33とは独立した基準
電位端子38および半導体基板21に接続された基準電
位パターン36を設けたことで、アナログ部22に対す
るデジタル部23の雑音の影響を抑制することができ
る。
3を混載した集積回路において、デジタル部23のカウ
ンター等によって発生したデジタル雑音電流は、トラン
ジスタ等の寄生容量を介して半導体基板21に漏れ、当
該基板21を介してアナログ部22に回り込むが、アナ
ログ部22とデジタル部23の間にインピーダンスの低
い基準電位パターン36を設けたことにより、デジタル
部23で発生し、トランジスタ等の寄生容量を介して半
導体基板21に漏れたデジタル雑音電流は、基準電位端
子37に接続された基準電位パターン36に吸い上げら
れ、外部の基準電位点(例えば、グランド)に出力され
る。したがって、デジタル部23で発生したデジタル雑
音電流は、アナログ部22に悪影響を及ぼさないため、
良好な電気的特性が得られる。
路17は、図3に示すように、位相比較器(PD)41
と、ループフィルタ42と、電圧制御発振器(VCO)
43と、分周器44とから構成されている。このPLL
回路17からなるデジタル部23は、上述した集積回路
化に当たっては、エミッタ結合論理回路および電流注入
論理回路によって構成される。
び電流注入論理回路(B)の回路構成の一例(インバー
タ)を示す。図4(A)において、エミッタ結合論理回
路は、エミッタが共通に接続された一対のNPNトラン
ジスタQ1,Q2と、これらトランジスタQ1,Q2の
エミッタ共通接続点とグランドとの間に接続された定電
流源I1と、トランジスタQ1,Q2の各コレクタと電
源Vccの間に接続された抵抗R1,R2とからなる差
動対である。
は、電源Vccに一端が接続された抵抗R3と、この抵
抗R3の他端にエミッタが接続されかつベースが接地さ
れたPNPトランジスタQ3と、このトランジスタQ3
のコレクタにベースが接続されかつエミッタが接地され
たNPNトランジスタQ4とからなり、トランジスタQ
4のコレクタから出力が導出される構成となっている。
合論理回路については、図4(A)に示すようにすべて
差動型にし、かつ論理振幅を小さく設定する。論理振幅
を小さく、差動型にすることにより、アナログ部22に
おいて発生した高周波アナログ信号による論理回路の誤
動作を防ぐことができ、また高い周波数成分を含んでい
る方形波のようなデジタル信号が、トランジスタQ1,
Q2の寄生容量Coを介して半導体基板21へ漏れるの
を防いでいる。
LL回路の例えば分周器44(図3を参照)の一部を構
成するデータフリップ・フロップの回路例を示す。
2の各エミッタが共通に接続され、これらトランジスタ
Q11,Q12の各ベースがD入力、XD入力となる。
また、トランジスタQ13,Q14の各エミッタが共通
に接続され、トランジスタQ13のコレクタおよびトラ
ンジスタQ14のベースがトランジスタQ11のコレク
タと接続点aで接続され、さらに抵抗R11を介して電
源Vccに接続されている。同様に、トランジスタQ1
4のコレクタおよびトランジスタQ13のベースがトラ
ンジスタQ12のコレクタと接続点bで接続され、さら
に抵抗R12を介して電源Vccに接続されている。
16の各ベースが接続され、これらトランジスタQ1
5,Q16の各エミッタが共通に接続されている。ま
た、トランジスタQ17,Q18の各エミッタが共通に
接続され、トランジスタQ17のコレクタおよびトラン
ジスタQ18のベースがトランジスタQ15のコレクタ
と接続点cで接続され、さらに抵抗R13を介して電源
Vccに接続されている。同様に、トランジスタQ18
のコレクタおよびトランジスタQ17のベースがトラン
ジスタQ16のコレクタと接続点dで接続され、さらに
抵抗R14を介して電源Vccに接続されている。そし
て、接続点c,dからQ出力およびXQ出力が導出され
る。
ッタ共通接続点にはトランジスタQ19のコレクタが、
トランジスタQ13,Q14のエミッタ共通接続点には
トランジスタQ20のコレクタが、トランジスタQ1
5,Q16のエミッタ共通接続点にはトランジスタQ2
1のコレクタが、トランジスタQ17,Q18のエミッ
タ共通接続点にはトランジスタQ22のコレクタがそれ
ぞれ接続されている。トランジスタQ19とトランジス
タQ20の各エミッタが共通に接続され、トランジスタ
Q21とトランジスタQ22の各エミッタが共通に接続
されている。
ベースが共通に接続されてXCK入力となり、トランジ
スタQ20,Q21の各ベースが共通に接続されてCK
入力となる。また、トランジスタQ19,Q20のエミ
ッタ共通接続点には抵抗R15の一端が接続され、トラ
ンジスタQ21,Q22の各エミッタ共通接続点には抵
抗R16の一端が接続されている。抵抗R15,R16
の各他端には、トランジスタQ23,Q24の各コレク
タが接続されている。トランジスタQ23,Q24は各
ベースに所定の直流バイアス電圧Eが印加され、各エミ
ッタと接地間に接続された抵抗R17,R18と共に定
電流源51,52を構成している。
回路である上記構成のデータフリップ・フロップ回路に
おいて、定電流源51,52を構成しているトランジス
タQ23,Q24の各コレクタに直列に接続された抵抗
R15,R16が無い場合を考えると、トランジスタQ
23,Q24には寄生容量Coが存在することから、こ
の寄生容量Coを介して半導体基板へ高周波信号がリー
クすることになる。
源51,52を構成しているトランジスタQ23,Q2
4の各コレクタに抵抗R15,R16を直列に接続した
ことで、この直列抵抗R15,R16とトランジスタQ
23,Q24の寄生容量Coによって高域遮断フィルタ
が形成されることになるため、この高域遮断フィルタに
よって高周波信号が遮断される。
リークを抑制できるため、アナログ部22に対するビー
ト障害などの悪影響を抑制することができる。なお、本
例では、エミッタ結合論理回路としてデータフリップ・
フロップ回路を示したが、これに限定されるものではな
く、種々の回路構成のエミッタ結合論理回路に適用可能
である。
ョン放送のチューナ部に適用した場合について説明した
が、これに限定されるものではなく、AM放送、FM放
送、短波放送などのチューナ部や、携帯電話の送受信機
などにも同様に適用し得るものである。
アナログ部とデジタル部とを同一のチップ上に集積化す
るに当り、アナログ部とデジタル部に別々の電源供給手
段にて電力を供給する一方、チップ上のアナログ部とデ
ジタル部との境界部分に、アナログ部・デジタル部の電
源供給手段とは独立した基準電位付与手段を設けてアナ
ログ部とデジタル部を分離したことにより、デジタル部
で発生した雑音がアナログ部には回り込まず、当該基準
電位付与手段を経由して外部の基準電位点へ出力される
ため、アナログ部とデジタル部の相互干渉を抑えること
ができる。
チューナ部の構成を示すブロック図である。
パターンの概略断面図である。
理回路(B)の一例を示す回路図である。
ータフリップ・フロップ回路の回路構成の一例を示す回
路図である。
16…発振器、17…PLL回路、18…中間周波増幅
器、21…半導体基板、22…アナログ部、23…デジ
タル部、24,26…正側電源端子、25,27…負側
電源端子、28,32…電源パターン、29,33…グ
ランドパターン、36…基準電位パターン、38…基準
電位端子
Claims (5)
- 【請求項1】 アナログ部とデジタル部とを同一の半導
体基板上に集積化してなる送受信機用集積回路であっ
て、 前記アナログ部に電力を供給する第1の電源供給手段
と、 前記デジタル部に電力を供給する第2の電源供給手段
と、 前記半導体基板上の前記アナログ部と前記デジタル部と
の境界部分に、前記第1,第2の電源供給手段とは独立
して設けられた基準電位付与手段とを備えたことを特徴
とする送受信機用集積回路。 - 【請求項2】 前記基準電位付与手段は、前記アナログ
部と前記デジタル部との境界部分における前記半導体基
板に接続されていることを特徴とする請求項1記載の送
受信機用集積回路。 - 【請求項3】 前記アナログ部は、受信機部分に使用さ
れる周波数変換ブロックであり、 前記デジタル部は、前記周波数変換ブロックに供給する
局部発振周波数を制御するためのPLL回路であること
を特徴とする請求項1記載の送受信機用集積回路。 - 【請求項4】 前記デジタル部は、エミッタ結合論理回
路および電流注入論理回路からなることを特徴とする請
求項1記載の送受信機用集積回路。 - 【請求項5】 前記エミッタ結合論理回路において、定
電流源を構成するトランジスタのコレクタに対して抵抗
が直列に接続されていることを特徴とする請求項4記載
の送受信機用集積回路。
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