JP3743131B2

JP3743131B2 - 送受信機用集積回路

Info

Publication number: JP3743131B2
Application number: JP21159897A
Authority: JP
Inventors: 敏宏山口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-08-06
Filing date: 1997-08-06
Publication date: 2006-02-08
Anticipated expiration: 2017-08-06
Also published as: JPH1155145A

Description

【０００１】
【発明の属する技術分野】
本発明は、送受信機用集積回路に関し、特にアナログ部とデジタル部とを同一の半導体基板（チップ）上に集積化してなる送受信機用集積回路に関する。
【０００２】
【従来の技術】
従来、例えばテレビジョン放送のチューナ部分は、周波数変換用発振器、ミキサおよび中間周波増幅器を一つにまとめた周波数変換ブロック用の集積回路と、上記周波数変換用発振器に供給する局部発振周波数を希望受信周波数に応じて制御するためのＰＬＬ(Phase Locked Loop) 回路用の集積回路の２つの集積回路によって構成されていた。ところが、今後は、液晶テレビ等の薄型・小型化、パーソナルコンピュータへのテレビチューナの内蔵化の傾向に伴い、又不要輻射（発振信号の漏洩）の点から、２つの集積回路を１つの集積回路にまとめることが要求されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、周波数変換ブロック用の集積回路はアナログ回路によって構成され、ＰＬＬ回路用の集積回路はデジタル回路によって構成されており、この場合、アナログ回路は５０〜８５０ＭＨｚで動作する高周波／高感度／低雑音が要求されるが、デジタル回路と同一のチップ上に集積化した際に、デジタル回路の信号が雑音としてアナログ回路に悪影響を与えることになるため、これをどのようにして防ぐかが課題である。
【０００４】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、アナログ回路とデジタル回路の同一チップへの混載化に際して、両回路の相互干渉を抑えるようにした送受信機用集積回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明による送受信機用集積回路は、アナログ部とデジタル部とを同一のチップ上に集積化するに当り、アナログ部に電力を供給する第１の電源供給手段と、デジタル部に電力を供給する第２の電源供給手段と、チップ上のアナログ部とデジタル部との境界部分に、第１，第２の電源供給手段とは独立して設けられ、前記第２の電源供給手段側のグランドレベルを基準電位とする基準電位付与手段とを備えた構成となっている。
【０００６】
上記構成の送受信機用集積回路において、アナログ部およびデジタル部には、互いに独立した第１，第２の電源供給手段によって別々に電力が供給される。そして、アナログ部とデジタル部は、チップ上に設けられ、第２の電源供給手段側のグランドレベルを基準電位とする基準電位付与手段によって分離されていることから、デジタル部で発生した雑音はアナログ部には回り込まずに、当該基準電位付与手段を経由して外部の基準電位点、即ちグランドへ出力される。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【０００８】
図１は、本発明が適用される例えばテレビジョン放送のチューナ部の構成を示すブロック図である。図１において、アンテナ１１で受信されたテレビ電波は、バンドパスフィルタ１２、高周波増幅器１３およびバンドパスフィルタ１４を経てミキサ１５の一方の入力となる。また、ミキサ１５の他方の入力として、発振器１６から出力される局部発振周波数が供給される。
【０００９】
発振器１６から出力される局部発振周波数は、ＰＬＬ回路１７によって希望受信周波数に応じて制御される。ミキサ１５は、高周波増幅器１３で増幅された高周波テレビ信号を、発振器１６から出力される局部発振周波数と混合することによって５８．７５ＭＨｚの映像中間周波数（ＩＦ）信号として取り出す。この映像中間周波数信号は、中間周波増幅器１８を介して映像検波回路（図示せず）に供給される。
【００１０】
上記構成のテレビジョン放送のチューナ部において、通常、ミキサ１５、発振器１６および中間周波増幅器１８からなる周波数変換ブロックはアナログ回路によって構成され、ＰＬＬ回路１７はデジタル回路によって構成される。本発明では、アナログ回路であるミキサ１５、発振器１６および中間周波増幅器１８と、デジタル回路であるＰＬＬ回路１７とを、同一の半導体基板（チップ）上に集積化しようとするものである。
【００１１】
図２は、本発明の一実施形態を示すチップのレイアウトパターンの概略断面図である。図２において、例えばＰ型の半導体基板（チップ）２１上には、例えば中央付近を境界として、アナログ部２２とデジタル部２３とが搭載されている。アナログ部２２にはミキサ１５、発振器１６および中間周波増幅器１８からなる周波数変換ブロックが形成され、デジタル部２３にはＰＬＬ回路１７が形成される。そして、アナログ部２２に対して電力を供給する正側電源端子２４および負側電源端子２５が、またデジタル部２３に対して電力を供給する正側電源端子２６および負側電源端子２７がそれぞれ別々に設けられている。
【００１２】
アナログ用の正側電源端子２４および負側電源端子２５は、アナログ部２２の領域内にＡｌ（アルミニウム）配線されている電源パターン２８およびグランドパターン２９にそれぞれコンタクトがとられたパッド３０，３１に対してワイヤボンディングによって接続されている。同様に、デジタル用の正側電源端子２６および負側電源端子２７は、デジタル部２３の領域内にＡｌ配線されている電源パターン３２およびグランドパターン３３にそれぞれコンタクトがとられたパッド３４，３５に対してワイヤボンディングによって接続されている。
【００１３】
また、半導体基板２１上のアナログ部２２とデジタル部２３の境界部分には、アナログ用のグランドパターン２９およびデジタル用のグランドパターン３３とは独立した基準電位パターン３６がＡｌ配線されている。この基準電位パターン３６は、その下方に例えばイオン注入によって形成されたＰ⁺ 不純物層３７とコンタクトがとられることによって半導体基板２１と接続されている。また、基準電位パターン３６に対して基準電位（例えば、グランドレベル）を付与する基準電位端子３８が設けられている。
【００１４】
この基準電位端子３８は、基準電位パターン３６にコンタクトがとられたパッド３９に対してワイヤボンディングによって接続されており、デジタル用の負側電源端子２７と共に外部のデジタル用グランドに接続される。なお、アナログ用の負側電源端子２５は、デジタル用グランドとは独立した外部のアナログ用のグランドに接続される。
【００１５】
上述したように、テレビジョン放送のチューナ部に使用される周波数変換ブロックと局部発振周波数を制御するためのＰＬＬブロックを同一チップ上に集積化してなる集積回路において、周波数変換ブロックであるアナログ部２２とＰＬＬブロックであるデジタル部２３の正・負の電源端子を各々分け、かつアナログ部２２とデジタル部２３の境界部分の半導体基板２１上に、アナログ用およびデジタル用の各負側電源端子２５，２７およびグランドパターン２９，３３とは独立した基準電位端子３８および半導体基板２１に接続された基準電位パターン３６を設けたことで、アナログ部２２に対するデジタル部２３の雑音の影響を抑制することができる。
【００１６】
すなわち、アナログ部２２とデジタル部２３を混載した集積回路において、デジタル部２３のカウンター等によって発生したデジタル雑音電流は、トランジスタ等の寄生容量を介して半導体基板２１に漏れ、当該基板２１を介してアナログ部２２に回り込むが、アナログ部２２とデジタル部２３の間にインピーダンスの低い基準電位パターン３６を設けたことにより、デジタル部２３で発生し、トランジスタ等の寄生容量を介して半導体基板２１に漏れたデジタル雑音電流は、基準電位端子３８に接続された基準電位パターン３６に吸い上げられ、外部の基準電位点（例えば、グランド）に出力される。したがって、デジタル部２３で発生したデジタル雑音電流は、アナログ部２２に悪影響を及ぼさないため、良好な電気的特性が得られる。
【００１７】
ところで、デジタル部２３であるＰＬＬ回路１７は、図３に示すように、位相比較器（ＰＤ）４１と、ループフィルタ４２と、電圧制御発振器（ＶＣＯ）４３と、分周器４４とから構成されている。このＰＬＬ回路１７からなるデジタル部２３は、上述した集積回路化に当たっては、エミッタ結合論理回路および電流注入論理回路によって構成される。
【００１８】
図４に、エミッタ結合論理回路（Ａ）および電流注入論理回路（Ｂ）の回路構成の一例（インバータ）を示す。図４（Ａ）において、エミッタ結合論理回路は、エミッタが共通に接続された一対のＮＰＮトランジスタＱ１，Ｑ２と、これらトランジスタＱ１，Ｑ２のエミッタ共通接続点とグランドとの間に接続された定電流源Ｉ１と、トランジスタＱ１，Ｑ２の各コレクタと電源Ｖｃｃの間に接続された抵抗Ｒ１，Ｒ２とからなる差動対である。
【００１９】
図４（Ｂ）において、電流注入論理回路は、電源Ｖｃｃに一端が接続された抵抗Ｒ３と、この抵抗Ｒ３の他端にエミッタが接続されかつベースが接地されたＰＮＰトランジスタＱ３と、このトランジスタＱ３のコレクタにベースが接続されかつエミッタが接地されたＮＰＮトランジスタＱ４とからなり、トランジスタＱ４のコレクタから出力が導出される構成となっている。
【００２０】
このデジタル部２３において、エミッタ結合論理回路については、図４（Ａ）に示すようにすべて差動型にし、かつ論理振幅を小さく設定する。論理振幅を小さく、差動型にすることにより、アナログ部２２において発生した高周波アナログ信号による論理回路の誤動作を防ぐことができ、また高い周波数成分を含んでいる方形波のようなデジタル信号が、トランジスタＱ１，Ｑ２の寄生容量Ｃｏを介して半導体基板２１へ漏れるのを防いでいる。
【００２１】
図５に、エミッタ結合論理回路として、ＰＬＬ回路の例えば分周器４４（図３を参照）の一部を構成するデータフリップ・フロップの回路例を示す。
【００２２】
図５において、トランジスタＱ１１，Ｑ１２の各エミッタが共通に接続され、これらトランジスタＱ１１，Ｑ１２の各ベースがＤ入力、ＸＤ入力となる。また、トランジスタＱ１３，Ｑ１４の各エミッタが共通に接続され、トランジスタＱ１３のコレクタおよびトランジスタＱ１４のベースがトランジスタＱ１１のコレクタと接続点ａで接続され、さらに抵抗Ｒ１１を介して電源Ｖｃｃに接続されている。同様に、トランジスタＱ１４のコレクタおよびトランジスタＱ１３のベースがトランジスタＱ１２のコレクタと接続点ｂで接続され、さらに抵抗Ｒ１２を介して電源Ｖｃｃに接続されている。
【００２３】
接続点ａ，ｂにはトランジスタＱ１５，Ｑ１６の各ベースが接続され、これらトランジスタＱ１５，Ｑ１６の各エミッタが共通に接続されている。また、トランジスタＱ１７，Ｑ１８の各エミッタが共通に接続され、トランジスタＱ１７のコレクタおよびトランジスタＱ１８のベースがトランジスタＱ１５のコレクタと接続点ｃで接続され、さらに抵抗Ｒ１３を介して電源Ｖｃｃに接続されている。同様に、トランジスタＱ１８のコレクタおよびトランジスタＱ１７のベースがトランジスタＱ１６のコレクタと接続点ｄで接続され、さらに抵抗Ｒ１４を介して電源Ｖｃｃに接続されている。そして、接続点ｃ，ｄからＱ出力およびＸＱ出力が導出される。
【００２４】
また、トランジスタＱ１１，Ｑ１２のエミッタ共通接続点にはトランジスタＱ１９のコレクタが、トランジスタＱ１３，Ｑ１４のエミッタ共通接続点にはトランジスタＱ２０のコレクタが、トランジスタＱ１５，Ｑ１６のエミッタ共通接続点にはトランジスタＱ２１のコレクタが、トランジスタＱ１７，Ｑ１８のエミッタ共通接続点にはトランジスタＱ２２のコレクタがそれぞれ接続されている。トランジスタＱ１９とトランジスタＱ２０の各エミッタが共通に接続され、トランジスタＱ２１とトランジスタＱ２２の各エミッタが共通に接続されている。
【００２５】
そして、トランジスタＱ１９，Ｑ２２の各ベースが共通に接続されてＸＣＫ入力となり、トランジスタＱ２０，Ｑ２１の各ベースが共通に接続されてＣＫ入力となる。また、トランジスタＱ１９，Ｑ２０のエミッタ共通接続点には抵抗Ｒ１５の一端が接続され、トランジスタＱ２１，Ｑ２２の各エミッタ共通接続点には抵抗Ｒ１６の一端が接続されている。抵抗Ｒ１５，Ｒ１６の各他端には、トランジスタＱ２３，Ｑ２４の各コレクタが接続されている。トランジスタＱ２３，Ｑ２４は各ベースに所定の直流バイアス電圧Ｅが印加され、各エミッタと接地間に接続された抵抗Ｒ１７，Ｒ１８と共に定電流源５１，５２を構成している。
【００２６】
ここで、エミッタ結合論理回路の代表的な回路である上記構成のデータフリップ・フロップ回路において、定電流源５１，５２を構成しているトランジスタＱ２３，Ｑ２４の各コレクタに直列に接続された抵抗Ｒ１５，Ｒ１６が無い場合を考えると、トランジスタＱ２３，Ｑ２４には寄生容量Ｃｏが存在することから、この寄生容量Ｃｏを介して半導体基板へ高周波信号がリークすることになる。
【００２７】
ところが、本実施形態においては、定電流源５１，５２を構成しているトランジスタＱ２３，Ｑ２４の各コレクタに抵抗Ｒ１５，Ｒ１６を直列に接続したことで、この直列抵抗Ｒ１５，Ｒ１６とトランジスタＱ２３，Ｑ２４の寄生容量Ｃｏによって高域遮断フィルタが形成されることになるため、この高域遮断フィルタによって高周波信号が遮断される。
【００２８】
したがって、半導体基板への高周波信号のリークを抑制できるため、アナログ部２２に対するビート障害などの悪影響を抑制することができる。なお、本例では、エミッタ結合論理回路としてデータフリップ・フロップ回路を示したが、これに限定されるものではなく、種々の回路構成のエミッタ結合論理回路に適用可能である。
【００２９】
なお、上記実施形態においては、テレビジョン放送のチューナ部に適用した場合について説明したが、これに限定されるものではなく、ＡＭ放送、ＦＭ放送、短波放送などのチューナ部や、携帯電話の送受信機などにも同様に適用し得るものである。
【００３０】
【発明の効果】
以上説明したように、本発明によれば、アナログ部とデジタル部とを同一のチップ上に集積化するに当り、アナログ部とデジタル部に別々の第１，第２の電源供給手段にて電力を供給する一方、チップ上のアナログ部とデジタル部との境界部分に、第２の電源供給手段側のグランドレベルを基準電位とする基準電位付与手段を設けてアナログ部とデジタル部を分離したことにより、デジタル部で発生した雑音がアナログ部には回り込まず、当該基準電位付与手段を経由して外部の基準電位点であるグランドへ出力されるため、アナログ部とデジタル部の相互干渉を抑えることができる。
【図面の簡単な説明】
【図１】本発明が適用される例えばテレビジョン放送のチューナ部の構成を示すブロック図である。
【図２】本発明の一実施形態を示すチップのレイアウトパターンの概略断面図である。
【図３】ＰＬＬ回路の構成を示すブロック図である。
【図４】エミッタ結合論理回路（Ａ）および電流注入論理回路（Ｂ）の一例を示す回路図である。
【図５】エミッタ結合論理回路の代表的な回路であるデータフリップ・フロップ回路の回路構成の一例を示す回路図である。
【符号の説明】
１１…アンテナ、１３…高周波増幅器、１５…ミキサ、１６…発振器、１７…ＰＬＬ回路、１８…中間周波増幅器、２１…半導体基板、２２…アナログ部、２３…デジタル部、２４，２６…正側電源端子、２５，２７…負側電源端子、２８，３２…電源パターン、２９，３３…グランドパターン、３６…基準電位パターン、３８…基準電位端子

Claims

アナログ部とデジタル部とを同一の半導体基板上に集積化してなる送受信機用集積回路であって、
前記アナログ部に電力を供給する第１の電源供給手段と、
前記デジタル部に電力を供給する第２の電源供給手段と、
前記半導体基板上の前記アナログ部と前記デジタル部との境界部分に、前記第１，第２の電源供給手段とは独立して設けられ、前記第２の電源供給手段側のグランドレベルを基準電位とする基準電位付与手段と
を備えたことを特徴とする送受信機用集積回路。
前記基準電位付与手段は、前記アナログ部と前記デジタル部との境界部分における前記半導体基板に接続されている
ことを特徴とする請求項１記載の送受信機用集積回路。
前記アナログ部は、受信機部分に使用される周波数変換ブロックであり、
前記デジタル部は、前記周波数変換ブロックに供給する局部発振周波数を制御するためのＰＬＬ回路である
ことを特徴とする請求項１記載の送受信機用集積回路。
前記デジタル部は、エミッタ結合論理回路および電流注入論理回路からなる
ことを特徴とする請求項１記載の送受信機用集積回路。
前記エミッタ結合論理回路において、定電流源を構成するトランジスタのコレクタに対して抵抗が直列に接続されている
ことを特徴とする請求項４記載の送受信機用集積回路。