JPH1153297A - データ交換装置及びそのメモリーアクセス制御方法 - Google Patents
データ交換装置及びそのメモリーアクセス制御方法Info
- Publication number
- JPH1153297A JPH1153297A JP9206056A JP20605697A JPH1153297A JP H1153297 A JPH1153297 A JP H1153297A JP 9206056 A JP9206056 A JP 9206056A JP 20605697 A JP20605697 A JP 20605697A JP H1153297 A JPH1153297 A JP H1153297A
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- JP
- Japan
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- bus
- memory
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- signal
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Abstract
(57)【要約】
【課題】 ローカルメモリーとしてＤＲＡＭを備えたＬ
ＳＩと外部装置との間でデータ交換を行う場合に、性能
の低下を来すことなくデータ交換を行えるようにする。 【解決手段】 汎用ＬＳＩ１と外部装置２とがアナログ
スイッチ５を介してＤＲＡＭ３，４を共有できる。バス
切り替え制御回路６は外部装置２からバス切り替え要求
信号を受けると、セレクト信号によりアナログスイッチ
５を制御してバスの切り替えを行った後に、外部装置２
に対してバス切り替え終了信号を返す。バスの切り替え
を行うタイミングは、汎用ＬＳＩ１から制御線を介して
送られるＲＡＳ信号のＲＡＳプリチャージ時間内に行
う。
ＳＩと外部装置との間でデータ交換を行う場合に、性能
の低下を来すことなくデータ交換を行えるようにする。 【解決手段】 汎用ＬＳＩ１と外部装置２とがアナログ
スイッチ５を介してＤＲＡＭ３，４を共有できる。バス
切り替え制御回路６は外部装置２からバス切り替え要求
信号を受けると、セレクト信号によりアナログスイッチ
５を制御してバスの切り替えを行った後に、外部装置２
に対してバス切り替え終了信号を返す。バスの切り替え
を行うタイミングは、汎用ＬＳＩ１から制御線を介して
送られるＲＡＳ信号のＲＡＳプリチャージ時間内に行
う。
Description
【０００１】
【発明の属する技術分野】本発明はローカルメモリーと
してＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）等のメモリーを備えたＬＳＩ（Ｌ
ａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔ）に関し、詳細には外部装置との間でメモリー
を共有化する技術に関する。
してＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）等のメモリーを備えたＬＳＩ（Ｌ
ａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔ）に関し、詳細には外部装置との間でメモリー
を共有化する技術に関する。
【０００２】
【従来の技術】ローカルメモリーとしてＤＲＡＭを備え
たＬＳＩ（ＤＲＡＭ直結型ＬＳＩ）と外部装置との間で
データ交換を行う場合、ＤＲＡＭそのものを共有化して
直接データの書き込み／読み出しを行なう構成にすれば
通信にかかる時間を大幅に節約できる。
たＬＳＩ（ＤＲＡＭ直結型ＬＳＩ）と外部装置との間で
データ交換を行う場合、ＤＲＡＭそのものを共有化して
直接データの書き込み／読み出しを行なう構成にすれば
通信にかかる時間を大幅に節約できる。
【０００３】そのため、従来は図３に示すような外部バ
スマスター機能をサポートしている汎用ＬＳＩを使用し
ている。この図において、外部装置２２がＤＲＡＭ２３
へのアクセスを行いたい場合には、汎用ＬＳＩ２１に対
してバス開放要求信号を送る。汎用ＬＳＩ２１はバス開
放要求信号を受け取ると、ＤＲＡＭ２３へのアクセスを
中断して、バス２５をハイインピーダンス状態にした
後、バス開放確認信号を外部装置２２へ送る。外部装置
２２はバス開放確認信号の受信後、バスバッファ２４を
開いて外部装置２２とＤＲＡＭ２３とを直結させ、ＤＲ
ＡＭ２３へのアクセスを行う。そして、アクセス終了
後、バスバッファ２４を閉じ、バス開放要求信号を元に
戻す。汎用ＬＳＩ２１はバス開放要求信号が元に戻った
ことを検出すると、ＤＲＡＭ２３へのアクセスを再開す
る。
スマスター機能をサポートしている汎用ＬＳＩを使用し
ている。この図において、外部装置２２がＤＲＡＭ２３
へのアクセスを行いたい場合には、汎用ＬＳＩ２１に対
してバス開放要求信号を送る。汎用ＬＳＩ２１はバス開
放要求信号を受け取ると、ＤＲＡＭ２３へのアクセスを
中断して、バス２５をハイインピーダンス状態にした
後、バス開放確認信号を外部装置２２へ送る。外部装置
２２はバス開放確認信号の受信後、バスバッファ２４を
開いて外部装置２２とＤＲＡＭ２３とを直結させ、ＤＲ
ＡＭ２３へのアクセスを行う。そして、アクセス終了
後、バスバッファ２４を閉じ、バス開放要求信号を元に
戻す。汎用ＬＳＩ２１はバス開放要求信号が元に戻った
ことを検出すると、ＤＲＡＭ２３へのアクセスを再開す
る。
【０００４】
【発明が解決しようとする課題】しかし、このバスのつ
なぎ変え方式では、外部装置がＤＲＡＭへアクセスして
いる間はＬＳＩの動作が停止してしまうため、ＬＳＩか
らＤＡＲＭへ多量のデータを転送する際の性能低下は避
けられない。このため、外部装置からＤＲＡＭに対して
頻繁にアクセスする必要のあるアプリケーションには適
していない方式である。
なぎ変え方式では、外部装置がＤＲＡＭへアクセスして
いる間はＬＳＩの動作が停止してしまうため、ＬＳＩか
らＤＡＲＭへ多量のデータを転送する際の性能低下は避
けられない。このため、外部装置からＤＲＡＭに対して
頻繁にアクセスする必要のあるアプリケーションには適
していない方式である。
【０００５】本発明はこのような問題点に鑑みてなされ
たものであって、ローカルメモリーとしてＤＲＡＭを備
えたＬＳＩと外部装置との間でデータ交換を行う場合
に、性能の低下を来すことなくデータ交換を行えるよう
にすることを目的とする。また、本発明は外部マスター
機能をサポートしていないＬＳＩと外部装置との間で性
能の低下を来すことなくデータ交換が行えるようにする
ことを目的とする。
たものであって、ローカルメモリーとしてＤＲＡＭを備
えたＬＳＩと外部装置との間でデータ交換を行う場合
に、性能の低下を来すことなくデータ交換を行えるよう
にすることを目的とする。また、本発明は外部マスター
機能をサポートしていないＬＳＩと外部装置との間で性
能の低下を来すことなくデータ交換が行えるようにする
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明に係るデータ交換
装置は、コンデンサ構造を有する複数バンクのメモリー
と集積回路及び外部装置との間の接続状態を切り替える
バススイッチと、前記集積回路が前記メモリーに送出す
るＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信
号を用いて前記バススイッチの切り替え制御信号を生成
するバス切り替え制御回路とを具備し、前記バス切り替
え制御回路は前記ＲＡＳ信号のＲＡＳプリチャージ時間
内に前記バススイッチを切り替えて前記複数バンクの交
換を行うことを特徴とするものである。
装置は、コンデンサ構造を有する複数バンクのメモリー
と集積回路及び外部装置との間の接続状態を切り替える
バススイッチと、前記集積回路が前記メモリーに送出す
るＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信
号を用いて前記バススイッチの切り替え制御信号を生成
するバス切り替え制御回路とを具備し、前記バス切り替
え制御回路は前記ＲＡＳ信号のＲＡＳプリチャージ時間
内に前記バススイッチを切り替えて前記複数バンクの交
換を行うことを特徴とするものである。
【０００７】本発明に係るデータ交換装置のメモリーア
クセス制御方法は、バススイッチを介してコンデンサ構
造を有する複数バンクのメモリーを集積回路及び外部装
置に接続すると共に、前記集積回路が前記メモリーに送
出するＲＡＳ信号のＲＡＳプリチャージ時間内に前記バ
ススイッチを切り替えて前記複数バンクの交換を行うこ
とを特徴とするものである。
クセス制御方法は、バススイッチを介してコンデンサ構
造を有する複数バンクのメモリーを集積回路及び外部装
置に接続すると共に、前記集積回路が前記メモリーに送
出するＲＡＳ信号のＲＡＳプリチャージ時間内に前記バ
ススイッチを切り替えて前記複数バンクの交換を行うこ
とを特徴とするものである。
【０００８】本発明に係るデータ交換装置においては、
集積回路がメモリーに送出するＲＡＳ信号のＲＡＳプリ
チャージ時間内にバススイッチが切り替えられて複数バ
ンクのメモリーの交換が行われる。
集積回路がメモリーに送出するＲＡＳ信号のＲＡＳプリ
チャージ時間内にバススイッチが切り替えられて複数バ
ンクのメモリーの交換が行われる。
【０００９】
【発明の実施の形態】以下本発明の実施の形態について
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００１０】図１は本発明を適用したメモリーアクセス
制御装置の構成を示すブロック図である。このメモリー
アクセス制御装置は、汎用ＬＳＩ１と外部装置２とがア
ナログスイッチ５を介してＤＲＡＭ３，４を共有できる
ように構成されている。
制御装置の構成を示すブロック図である。このメモリー
アクセス制御装置は、汎用ＬＳＩ１と外部装置２とがア
ナログスイッチ５を介してＤＲＡＭ３，４を共有できる
ように構成されている。
【００１１】汎用ＬＳＩ１とアナログスイッチ５との間
はバス線７で接続され、アナログスイッチ５とＤＲＡＭ
３との間はバス線９で接続されている。また、外部装置
２とアナログスイッチ５との間はバス線８で接続され、
アナログスイッチ５とＤＲＡＭ４との間はバス線１０で
接続されている。これらのバス線７〜１０は、アドレス
線、データ線、及び制御線から構成されている。図１の
メモリーアクセス制御装置は、さらにバス切り替え制御
回路６を備えている。
はバス線７で接続され、アナログスイッチ５とＤＲＡＭ
３との間はバス線９で接続されている。また、外部装置
２とアナログスイッチ５との間はバス線８で接続され、
アナログスイッチ５とＤＲＡＭ４との間はバス線１０で
接続されている。これらのバス線７〜１０は、アドレス
線、データ線、及び制御線から構成されている。図１の
メモリーアクセス制御装置は、さらにバス切り替え制御
回路６を備えている。
【００１２】汎用ＬＳＩ１は例えば３次元グラフィック
ス処理装置であり、外部バスマスター機能をサポートし
ていない。そして、外部装置２は例えば汎用ＬＳＩ１の
３次元グラフィック処理に必要なビデオデータをＤＲＡ
Ｍ３，４に書き込む機能を持っている。
ス処理装置であり、外部バスマスター機能をサポートし
ていない。そして、外部装置２は例えば汎用ＬＳＩ１の
３次元グラフィック処理に必要なビデオデータをＤＲＡ
Ｍ３，４に書き込む機能を持っている。
【００１３】ＤＲＡＭ３，４はそれぞれが物理的に独立
したものでもよいし、物理的には１つであって２個のＲ
ＡＳ信号により独立してアクセス可能なものでもよい。
したものでもよいし、物理的には１つであって２個のＲ
ＡＳ信号により独立してアクセス可能なものでもよい。
【００１４】アナログスイッチ５はＡ，Ｂ，Ｘ，Ｙの４
つのポートを備え、Ａ＝Ｘ，かつＢ＝Ｙの接続状態とＡ
＝Ｙ，かつＢ＝Ｘの２つの接続状態をセレクト信号によ
って瞬時に切り替えられるものである。Ａ＝Ｘ，かつＢ
＝Ｙの場合には、汎用ＬＳＩ１はバス線７とバス線９を
介してＤＡＲＭ３に接続され、外部装置２はバス線８と
バス線１０を介してＤＡＲＭ４に接続される。また、Ａ
＝Ｙ，かつＢ＝Ｘの場合には、汎用ＬＳＩ１はバス線７
とバス線１０を介してＤＡＲＭ４に接続され、外部装置
２はバス線８とバス線９を介してＤＡＲＭ３に接続され
る。アナログスイッチは通常の電気配線と同じ接続状態
を作り出すことができるため、汎用ＬＳＩ１や外部装置
２から見れば、それぞれに固有のＤＲＡＭが１バンク接
続されているのと変わらない状態である。なお、このア
ナログスイッチはクイックスイッチ（Ｑｕｉｃｋ Ｓｗ
ｉｔｃｈ）とも言われている。
つのポートを備え、Ａ＝Ｘ，かつＢ＝Ｙの接続状態とＡ
＝Ｙ，かつＢ＝Ｘの２つの接続状態をセレクト信号によ
って瞬時に切り替えられるものである。Ａ＝Ｘ，かつＢ
＝Ｙの場合には、汎用ＬＳＩ１はバス線７とバス線９を
介してＤＡＲＭ３に接続され、外部装置２はバス線８と
バス線１０を介してＤＡＲＭ４に接続される。また、Ａ
＝Ｙ，かつＢ＝Ｘの場合には、汎用ＬＳＩ１はバス線７
とバス線１０を介してＤＡＲＭ４に接続され、外部装置
２はバス線８とバス線９を介してＤＡＲＭ３に接続され
る。アナログスイッチは通常の電気配線と同じ接続状態
を作り出すことができるため、汎用ＬＳＩ１や外部装置
２から見れば、それぞれに固有のＤＲＡＭが１バンク接
続されているのと変わらない状態である。なお、このア
ナログスイッチはクイックスイッチ（Ｑｕｉｃｋ Ｓｗ
ｉｔｃｈ）とも言われている。
【００１５】なお、アナログスイッチ５の代わりに２：
１マルチプレクス構造のスイッチ２個で接続状態の切り
替えを実現することも可能である。
１マルチプレクス構造のスイッチ２個で接続状態の切り
替えを実現することも可能である。
【００１６】バス切り替え制御回路６は外部装置２から
バス切り替え要求信号を受けると、セレクト信号により
アナログスイッチ５を制御してバスの切り替えを行った
後に、外部装置２に対してバス切り替え終了信号を返
す。バスの切り替えを行うタイミングは、汎用ＬＳＩ１
から制御線を介して送られるＲＡＳ信号をもとに決定す
る（詳細は後述）。
バス切り替え要求信号を受けると、セレクト信号により
アナログスイッチ５を制御してバスの切り替えを行った
後に、外部装置２に対してバス切り替え終了信号を返
す。バスの切り替えを行うタイミングは、汎用ＬＳＩ１
から制御線を介して送られるＲＡＳ信号をもとに決定す
る（詳細は後述）。
【００１７】図２はバス切り替え時の各部の制御信号を
示すタイミングチャートである。なお、この図の（ａ）
は汎用ＬＳＩ１がバス線７の制御線に送出するＲＡＳ信
号であり、（ｂ）は外部装置２がバス線８の制御線に送
出するＲＡＳ信号である。これらのＲＡＳ信号は負論理
信号である。つまり、ＲＡＳ信号がローレベルとなって
いる時間内にＤＲＡＭへのアクセスが行なわれ、ハイレ
ベルとなっている時間（ＲＡＳプリチャージ時間）内に
ＤＲＡＭの素子のコンデンサの充電が行われる。図２
（Ｃ）〜（ｅ）に示すセレクト信号、バス切り替え要求
信号、及びバス切り替え終了信号は正論理信号とした。
示すタイミングチャートである。なお、この図の（ａ）
は汎用ＬＳＩ１がバス線７の制御線に送出するＲＡＳ信
号であり、（ｂ）は外部装置２がバス線８の制御線に送
出するＲＡＳ信号である。これらのＲＡＳ信号は負論理
信号である。つまり、ＲＡＳ信号がローレベルとなって
いる時間内にＤＲＡＭへのアクセスが行なわれ、ハイレ
ベルとなっている時間（ＲＡＳプリチャージ時間）内に
ＤＲＡＭの素子のコンデンサの充電が行われる。図２
（Ｃ）〜（ｅ）に示すセレクト信号、バス切り替え要求
信号、及びバス切り替え終了信号は正論理信号とした。
【００１８】以下、図１及び図２を参照しながらバス切
り替え動作を説明する。ここでは、切り替え前は、汎用
ＬＳＩ１がＤＡＲＭ４にアクセスしており、外部装置２
がＤＲＡＭ３にアクセスしている（つまり、アナログス
イッチ５の接続状態はＡ＝Ｙ，かつＢ＝Ｘ）ものとす
る。
り替え動作を説明する。ここでは、切り替え前は、汎用
ＬＳＩ１がＤＡＲＭ４にアクセスしており、外部装置２
がＤＲＡＭ３にアクセスしている（つまり、アナログス
イッチ５の接続状態はＡ＝Ｙ，かつＢ＝Ｘ）ものとす
る。
【００１９】外部装置２は逆側のＤＲＡＭ４にアクセス
する場合は、まず時刻ｔ０において自らのＤＲＡＭ３へ
のアクセスを停止してから、時刻ｔ１でバス切り替え制
御回路６にバス切り替え要求信号を送出する。ここで時
刻ｔ０から時刻ｔ１までの間には、汎用ＬＳＩ１のＲＡ
Ｓプリチャージ時間を確保する。
する場合は、まず時刻ｔ０において自らのＤＲＡＭ３へ
のアクセスを停止してから、時刻ｔ１でバス切り替え制
御回路６にバス切り替え要求信号を送出する。ここで時
刻ｔ０から時刻ｔ１までの間には、汎用ＬＳＩ１のＲＡ
Ｓプリチャージ時間を確保する。
【００２０】バス切り替え制御回路６は、外部装置２か
らバス切り替え要求信号を受け取ると、汎用ＬＳＩ１が
バス線７の制御線に送出しているＲＡＳ信号がローレベ
ルからハイレベルへ遷移したことを検出した直後のＲＡ
Ｓプリチャージ時間中の時刻ｔ２にアナログスイッチの
セレクト信号の反転を行ってアナログスイッチ５の接続
状態をＡ＝Ｘ，かつＢ＝Ｙにする。この結果、２つのＤ
ＲＡＭバンクの交換が行われる。
らバス切り替え要求信号を受け取ると、汎用ＬＳＩ１が
バス線７の制御線に送出しているＲＡＳ信号がローレベ
ルからハイレベルへ遷移したことを検出した直後のＲＡ
Ｓプリチャージ時間中の時刻ｔ２にアナログスイッチの
セレクト信号の反転を行ってアナログスイッチ５の接続
状態をＡ＝Ｘ，かつＢ＝Ｙにする。この結果、２つのＤ
ＲＡＭバンクの交換が行われる。
【００２１】外部装置２はバス切り替え制御回路６から
のバス切り替え終了信号を受信した後、バンク交換後の
ＤＲＡＭのＲＡＳプリチャージ時間を確保した後、時刻
ｔ３からＤＲＡＭ４へのアクセスを再開する。
のバス切り替え終了信号を受信した後、バンク交換後の
ＤＲＡＭのＲＡＳプリチャージ時間を確保した後、時刻
ｔ３からＤＲＡＭ４へのアクセスを再開する。
【００２２】このように、本実施の形態では汎用ＬＳＩ
１のＲＡＳ信号のローレベルからハイレベルへの遷移の
検出をトリガーとして、その後のＲＡＳ信号のプリチャ
ージ時間内にバンク切り替え操作を行っている。ＲＡＳ
プリチャージ時間中はＤＲＡＭの出力端子はハイインピ
ーダンス状態に保たれるため、バス切り替え時のデータ
衝突を避けることができる。
１のＲＡＳ信号のローレベルからハイレベルへの遷移の
検出をトリガーとして、その後のＲＡＳ信号のプリチャ
ージ時間内にバンク切り替え操作を行っている。ＲＡＳ
プリチャージ時間中はＤＲＡＭの出力端子はハイインピ
ーダンス状態に保たれるため、バス切り替え時のデータ
衝突を避けることができる。
【００２３】また、ＲＡＳプリチャージ時間（ＲＡＳ信
号をハイレベルに保つ時間）はデバイス毎に決まる一定
の時間以上に確保することが義務づけられているため、
実際にセレクト信号のレベルが変化してバス切り替えが
起きるタイミングの前に充分なマージンを保証すること
は容易である。
号をハイレベルに保つ時間）はデバイス毎に決まる一定
の時間以上に確保することが義務づけられているため、
実際にセレクト信号のレベルが変化してバス切り替えが
起きるタイミングの前に充分なマージンを保証すること
は容易である。
【００２４】しかしながら、汎用ＬＳＩのアクセスタイ
ミングは厳格（シビア）な場合が多いため、バンク切り
替え操作によって、２つのバンクのＤＲＡＭのＲＡＳプ
リチャージ時間が規定時間より短くなってしまわないよ
うに外部装置側で事前に配慮しておく必要はある。
ミングは厳格（シビア）な場合が多いため、バンク切り
替え操作によって、２つのバンクのＤＲＡＭのＲＡＳプ
リチャージ時間が規定時間より短くなってしまわないよ
うに外部装置側で事前に配慮しておく必要はある。
【００２５】そこで、本実施の形態では、外部装置２が
バス切り替え操作を開始する前に充分なプリチャージ時
間を確保してからバス切り替え要求信号を送出し、さら
にバス切り替え終了信号の確認後にもプリチャージ時間
を確保してアクセスを再開することで、２つのバンクの
ＤＲＡＭ３，４対して十分なＲＡＳプリチャージ時間を
保証することを可能にしている。
バス切り替え操作を開始する前に充分なプリチャージ時
間を確保してからバス切り替え要求信号を送出し、さら
にバス切り替え終了信号の確認後にもプリチャージ時間
を確保してアクセスを再開することで、２つのバンクの
ＤＲＡＭ３，４対して十分なＲＡＳプリチャージ時間を
保証することを可能にしている。
【００２６】なお、汎用ＬＳＩが自らの動作に必要な情
報（継続的に参照する情報）をＤＲＡＭに置くことを必
要としている場合には、全てのＤＲＡＭを切り替えして
しまうとデータの整合性を保つことが難しくなるため、
バンク交換を行なわないＤＲＡＭ１１を別に用意して、
そこに格納しておけばよい。
報（継続的に参照する情報）をＤＲＡＭに置くことを必
要としている場合には、全てのＤＲＡＭを切り替えして
しまうとデータの整合性を保つことが難しくなるため、
バンク交換を行なわないＤＲＡＭ１１を別に用意して、
そこに格納しておけばよい。
【００２７】また、図１のメモリーアクセス制御装置は
２個のＤＲＡＭバンクを備えたものであったが、本発明
は３個以上のＤＲＡＭバンクを備えたメモリーアクセス
制御装置にも適用できる。
２個のＤＲＡＭバンクを備えたものであったが、本発明
は３個以上のＤＲＡＭバンクを備えたメモリーアクセス
制御装置にも適用できる。
【００２８】
【発明の効果】以上詳細に説明したように本発明によれ
ば、集積回路の複数バンクのメモリーをバススイッチを
用いて多重化し、外部装置との間の共有アクセスを実現
することにより、集積回路と外部装置との間で、個々の
処理機能を犠牲にせずに大容量のデータ転送を行なうこ
とが可能である。
ば、集積回路の複数バンクのメモリーをバススイッチを
用いて多重化し、外部装置との間の共有アクセスを実現
することにより、集積回路と外部装置との間で、個々の
処理機能を犠牲にせずに大容量のデータ転送を行なうこ
とが可能である。
【００２９】また、メモリーの信号線をアナログ的に切
り替える構造のため、外部マスターに対応していないＤ
ＲＡＭ直結型の汎用ＬＳＩに応用が可能であり、さらに
ＲＡＳプリチャージ時間中に切り替え操作を行なうこと
によって、ＬＳＩ自体のＤＲＡＭアクセスを全く阻害す
ることなくバンク交換を行なうことができる。
り替える構造のため、外部マスターに対応していないＤ
ＲＡＭ直結型の汎用ＬＳＩに応用が可能であり、さらに
ＲＡＳプリチャージ時間中に切り替え操作を行なうこと
によって、ＬＳＩ自体のＤＲＡＭアクセスを全く阻害す
ることなくバンク交換を行なうことができる。
【図１】本発明を適用したメモリーアクセス制御装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明を適用したメモリーアクセス制御装置の
バス切り替え時のタイミングチャートである。
バス切り替え時のタイミングチャートである。
【図３】従来のメモリーアクセス制御装置の構成を示す
ブロック図である。
ブロック図である。
１…汎用ＬＳＩ、２…外部装置、３，４…ＤＲＡＭ、５
…アナログスイッチ、６…バス切り替え制御回路。
…アナログスイッチ、６…バス切り替え制御回路。
Claims (4)
- 【請求項１】 ローカルメモリーとしてコンデンサ構造
を有するメモリーを備えた集積回路と外部装置との間で
データ交換を行う装置であって、 複数バンクの前記メモリーと前記集積回路及び前記外部
装置との間の接続状態を切り替えるバススイッチと、 前記集積回路が前記メモリーに送出するＲＡＳ信号を用
いて前記バススイッチの切り替え制御信号を生成するバ
ス切り替え制御回路とを具備し、 前記バス切り替え制御回路は前記ＲＡＳ信号のＲＡＳプ
リチャージ時間内に前記バススイッチを切り替えて前記
複数バンクの交換を行うことを特徴とするデータ交換装
置。 - 【請求項２】 前記バススイッチはアナログスイッチで
ある請求項１に記載のデータ交換装置。 - 【請求項３】 前記メモリーはＤＲＡＭである請求項１
に記載のデータ交換装置。 - 【請求項４】 ローカルメモリーとしてコンデンサ構造
を有するメモリーを備えた集積回路と外部装置との間で
データ交換を行う装置において、 バススイッチを介して複数バンクの前記メモリーを前記
集積回路及び前記外部装置に接続すると共に、前記集積
回路が前記メモリーに送出するＲＡＳ信号のＲＡＳプリ
チャージ時間内に前記バススイッチを切り替えて前記複
数バンクの交換を行うことを特徴とするメモリーアクセ
ス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206056A JPH1153297A (ja) | 1997-07-31 | 1997-07-31 | データ交換装置及びそのメモリーアクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206056A JPH1153297A (ja) | 1997-07-31 | 1997-07-31 | データ交換装置及びそのメモリーアクセス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153297A true JPH1153297A (ja) | 1999-02-26 |
Family
ID=16517140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9206056A Withdrawn JPH1153297A (ja) | 1997-07-31 | 1997-07-31 | データ交換装置及びそのメモリーアクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1153297A (ja) |
-
1997
- 1997-07-31 JP JP9206056A patent/JPH1153297A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |