JPH1153210A - エミュレーション用マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 外部回路を必要とせず、且つＶＰＰ／ＭＯＤ
Ｅ端子に高電圧信号を入力しなくてもフラッシュメモリ
セルフ書き込みのエミュレーションが行える、エミュレ
ーション用マイクロコンピュータを得る。 【解決手段】 レジスタ２３、２４がデータを記憶し、
リード／ライト生成部１５、１６がレジスタ２３、２４
の読み出し書き込みを制御し、ブレーク検出部２５がイ
ンサーキットエミュレータのブレーク状態を検出しレジ
スタ２３、２４への書き込みを抑制する。フラッシュメ
モリセルフ書き込みのエミュレーションを行う際に、ブ
レーク状態においてレジスタ２３、２４のＶＰＰビット
に「１」を書き込めるようにする。よって、ＶＰＰ＝
「１／０」の状態を作り出せ、ターゲットを用いてＶＰ
Ｐ／ＭＯＤＥ端子１１に高電圧信号を入力しなくても、
フラッシュメモリセルフ書き込みのエミュレーションが
行える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エミュレーション
用マイクロコンピュータに関し、特に、外部入力端子の
電圧レベルをセンスし、その結果をレジスタのリード値
とするエミュレーション用マイクロコンピュータに関す
る。

【０００２】

【従来の技術】従来、エミュレーション用マイクロコン
ピュータは、フラッシュメモリセルフ書き込み機能をエ
ミュレーションする、インサーキットエミュレータとし
て適用される。最近、フラッシュメモリ内蔵マイクロコ
ンピュータ（以下、フラッシュマイコンともいう）は、
ユーザのプログラムにより専用ライタを用いることなく
ファームウェアの制御により、ユーザのプログラムが格
納されているフラッシュメモリを書き換える機能を有す
るものが増加している。これはいわゆるフラッシュメモ
リセルフ書き込み機能であり、本機能の増加に伴い、こ
の機能をエミュレーションできるインサーキットエミュ
レータが求められている。

【０００３】従来例のインサーキットエミュレータの構
成を、図５を参照して説明する。本従来例のインサーキ
ットエミュレータ１００は、ターゲットシステム６とホ
スト７との間に設定される。このインサーキットエミュ
レータ１００は、大きく分けると、エミュレーション部
１０１とデバッグ部２とで構成されている。一方のエミ
ュレーション部１０１は、ターゲットとなるマイコン
と、機能的に等価であるＣＰＵエバチップ３と、ターゲ
ットマイコンの周辺部と機能的に等価である周辺エバチ
ップ１０２と、ターゲットマイコンのメモリに該当する
エミュレーションメモリ５と、で構成される。

【０００４】上記インサーキットエミュレータ１００の
構成部であるエミュレーション部１０１においては、タ
ーゲットマイコンのＣＰＵ機能をＣＰＵエバチップ３
で、ターゲットマイコンの周辺機能を周辺エバチップ１
０２で、ターゲットマイコンのメモリをエミュレーショ
ンメモリ５で、それぞれエミュレーションしている。ま
た、ターゲットシステム６とのインターフェース（以
後、Ｉ／Ｆともいう）としてデバッグ部２との不図示の
Ｉ／Ｆを有する。周辺エバチップ１０２は、ターゲット
となるエミュレーション用マイクロコンピュータ（本従
来例ではフラッシュマイコンを適用している）をエミュ
レーションモードで使用することで周辺エバチップとし
て機能させている。デバッグ部２は、ブレーク機能やト
レース機能などのデバッグに必要な機能と、パソコンや
ワークステーションなどのホスト７とのＩ／Ｆと、エミ
ュレーション部１０１とのＩ／Ｆを有する。

【０００５】図６は、図５の周辺エバチップ１０２のよ
り詳細な構成例を示すブロック図である。周辺エバチッ
プ１０２の詳細を、モード引き込み部と伴に示した本図
６を参照して以下に説明する。

【０００６】周辺エバチップ１０２のＲＥＳＥＴ端子１
１０には外部よりＬＯＷアクティブであるＲＥＳＥＴ信
号３０が入力されており、ＶＰＰ／ＭＯＤＥ端子１１１
にはモード引き込み部１０３からの出力信号１１１が入
力されている。モード引き込み部１０３は、外部からの
入力信号であるＶＰＰ信号１２０と、ＧＮＤ固定の信号
３１との、どちらかを信号１２１として出力する機能を
もつセレクタである。ＲＥＳＥＴ信号３０がＬＯＷレベ
ルになると信号３１を選択し、ＲＥＳＥＴ信号３０がＨ
ＩＧＨレベルになると４０μsec 経過後にＶＰＰ信号１
２０を選択する。

【０００７】モード検出部１１２は、周辺エバチップ１
０２のモードを検出する機能を有する。ＲＥＳＥＴ信号
３０のＬＯＷからＨＩＧＨレベルの立ち上がりエッジ
で、ＶＰＰ／ＭＯＤＥ端子１１１の信号１２１のレベル
を検出する。周辺エバチップ１０２は、信号１２１のレ
ベルがＨＩＧＨレベル以上ならば通常モードに、ＬＯＷ
レベルならばエミュレーションモードに設定される。

【０００８】高電圧検出部１１３は、高電圧（１０Ｖ）
が印可されているかどうかを検出する機能を有する。Ｖ
ＰＰ／ＭＯＤＥ端子１１１の信号１２１のレベルが１０
ＶならばＨＩＧＨレベルを、そうでなければＬＯＷレベ
ルを信号１２５へ出力する。デコード部１１４は、レジ
スタにアクセスする際のアドレスデコーダである。リー
ド／ライト信号生成部１１５は、ＦＬＰＭＣレジスタ１
１７の書き込みと読み出しを制御する。ＦＬＰＭＣレジ
スタ１１７は８ビットのレジスタであるが、ＶＰＰビッ
ト（ｂｉｔ１）にはデータを書き込んで保持するラッチ
がなく、高電圧検出部１１３の出力信号をリードデータ
として出力する。

【０００９】次に従来例のインサーキットエミュレータ
１００において、フラッシュメモリセルフ書き込みのエ
ミュレーションを行う時の動作を、図５および図６を参
照して説明する。

【００１０】フラッシュメモリセルフ書き込みは、フラ
ッシュマイコン中の通常は有効でない裏ＲＯＭへ格納さ
れているファームウェアをユーザのブートプログラムに
より有効にして実行させ、フラッシュメモリを書き換え
る機能である。ただ、実際にフラッシュメモリを書き換
えるには高電圧が必要である。よって、ファームウェア
が実行される前に、ブートプログラムで、フラッシュマ
イコンのＶＰＰ／ＭＯＤＥ端子に高電圧（１０Ｖ）が印
加されているかどうかを、ＦＬＰＭＣレジスタのＶＰＰ
ビットをリードすることによりチェックしなくてはなら
ない。このＦＬＰＭＣレジスタのＶＰＰビットが、ＶＰ
Ｐ＝１ならば、ＶＰＰ／ＭＯＤＥ端子に高電圧が印加さ
れている状態である。

【００１１】インサーキットエミュレータ１００におい
て、エミュレーションメモリ５中のフラッシュメモリセ
ルフ書き込みのブートプログラムを実行すると、周辺エ
バチップ１０２のＦＬＰＭＣレジスタのＶＰＰビットを
リードする命令が実行される。この命令の実行は、ＶＰ
Ｐ／ＭＯＤＥ端子１１１に１０Ｖが印加されているかど
うかチェックするためである。このときの周辺エバチッ
プ１０２内の動作は、まずＶＰＰ信号１２０のレベルを
１０Ｖにしておくと高電圧検出用のＶＰＰ／ＭＯＤＥ端
子１１１にも１０Ｖが印加され、高電圧検出部１１３に
より１０Ｖが検出され、ＨＩＧＨレベルの信号１２５が
出力される。ただし、ＶＰＰ／ＭＯＤＥ端子１１１はモ
ード検出との兼用端子であり、周辺エバチップ１０２
は、リセットされるとモードを設定する必要があるの
で、リセットでエミュレーションモード設定をしてその
後高電圧検出できるようにするために、モード引き込み
部１０３のようなセレクタをマイコン外部に必要とす
る。

【００１２】次に、ブートプログラムでＦＬＰＭＣレジ
スタのＶＰＰビットをリードすると、アドレスデータバ
ス１２２にＦＬＰＭＣレジスタのアドレスが送られてく
る。そしてデコード部１１４でアドレスがデコードされ
て出力信号１２３がＨＩＧＨレベルになる。信号１２３
によりリード／ライト信号生成部１１５がアクティブに
なると、リード信号１２４を出力しトライステートバッ
ファ１１６のゲートが開くことで、高電圧検出部１１３
からの出力信号１２５がＦＬＰＭＣレジスタのＶＰＰビ
ットのリード値としてアドレスデータバス１２２へと出
力され、ＶＰＰ＝１がリードできる。

【００１３】以上のように、この機能をエミュレーショ
ンするとき、インサーキットエミュレータ１００では、
フラッシュメモリではなくエミュレーションメモリ５を
書き換えるので、エミュレーションメモリ５の書き込み
自体に高電圧は必要ないが、ブートプログラムでＦＬＰ
ＭＣレジスタのＶＰＰビットをチェックするために、高
電圧を入力する必要がある。

【００１４】本願発明と技術分野の類似する他の従来例
に特開平２−１３０６４０号公報の「マイクロコンピュ
ータ、エバリュエータチップ及びそれらを用いたエミュ
レータ」がある。本従来例は、通常の動作モードとエミ
ュレーションモードに切り換え可能とすると共に、エミ
ュレーションモードに大きなウェイトを占めている。エ
ミュレーションの提供がタイミング良く行われなければ
開発スケジュールに大きな支障を与える。この点で本発
明は効果的である、としている。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来の技術では、インサーキットエミュレータにおいてフ
ラッシュメモリのセルフ書き込みのエミュレーションを
行う際に、ＦＬＰＭＣレジスタのＶＰＰビットは、ＶＰ
Ｐ／ＭＯＤＥ端子の電圧レベルをセンスしてリードして
いるため、ＶＰＰ／ＭＯＤＥ端子に高電圧（１０Ｖ）を
印加してＶＰＰ＝１の状態を作らなければならない。ま
た、ＶＰＰ／ＭＯＤＥ端子は、高電圧検出とモード検出
の兼用端子であるために、モード引き込み部のようなセ
レクタの機能をもつ外部回路が必要になる問題を伴う。

【００１６】本発明は、外部回路を必要とせず、且つＶ
ＰＰ／ＭＯＤＥ端子に高電圧信号を入力しなくてもフラ
ッシュメモリセルフ書き込みのエミュレーションが行え
る、エミュレーション用マイクロコンピュータを提供す
ることを目的とする。

【００１７】

【課題を解決するための手段】かかる目的を達成するた
め、本発明のエミュレーション用マイクロコンピュータ
は、エミュレーションモードを検出するモード検出部
（１２）と、データを記憶するレジスタ（２３、２４）
と、レジスタの読み出し書き込みを制御するリード／ラ
イト生成部（１５、１６）と、インサーキットエミュレ
ータのブレーク状態を検出しレジスタへの書き込みを抑
制するブレーク検出部（２５）と、レジスタ（２３、２
４）と外部入力端子とをモード検出部（１２）が選択す
る選択部（１８、１９）と、を備えて構成されたことを
特徴としている。

【００１８】さらに、上記のエミュレーション用マイク
ロコンピュータは、デコード部（１４）を備え、このデ
コード部（１４）からの出力信号（３３）に基づき、リ
ード／ライト信号生成部（１５、１６）がレジスタの読
み出し書き込みを制御するとよい。

【００１９】また、ブレーク検出部（２５）は、ブレー
ク状態のときＨＩＧＨレベルの信号を出力し、ユーザの
プログラムが動いている状態のときＬＯＷレベルの信号
を出力し、リード／ライト信号生成部（１５および１
６）は、同一アドレスにマッピングされているとよい。

【００２０】なお、上記のレジスタ（２４）はＶＰＰビ
ット（例えば、ｂｉｔ１）部にデータを書き込み保存す
るためのラッチ（２１）を有して構成され、このラッチ
（２１）はリセットで保存している値を変化させないこ
ととし、ＶＰＰビットはブレーク状態のみにおいてライ
トでき、このブレーク状態時にＶＰＰビットを「１」ま
たは「０」とすることにより、フラッシュメモリセルフ
書き込みのエミュレーションを可能とするとよい。

【００２１】

【発明の実施の形態】次に添付図面を参照して本発明に
よるエミュレーション用マイクロコンピュータの実施の
形態を詳細に説明する。図１〜図４を参照すると本発明
のエミュレーション用マイクロコンピュータの一実施形
態が示されている。

【００２２】＜第１の実施形態＞図１は、本第１の実施
形態のエミュレーション用マイクロコンピュータを用い
たインサーキットエミュレータの構成図である。また、
図２は、図１のインサーキットエミュレータの一構成部
である周辺エバチップ４の、より詳細な構成図である。

【００２３】本実施形態のエミュレーション用マイクロ
コンピュータを、周辺エバチップ４として適用したイン
サーキットエミュレータ８は、エミュレーション部１と
デバッグ部２とにより構成される。この構成部であるエ
ミュレーション部１は、エミュレーションメモリ５とＣ
ＰＵエバチップ３と周辺エバチップ４とを有している。
なお、図１のインサーキットエミュレータ８の構成と図
５の従来例のインサーキットエミュレータ１００との構
成上の相違点は、周辺エバチップ４および１０２にあ
る。よって、周辺エバチップ４の詳細図である図２を中
心に、本実施形態を説明する。

【００２４】本実施形態の周辺エバチップ４には、図６
に示した従来例のモード引き込み部１０３のような外部
回路がなく、ＲＥＳＥＴ信号３０がＲＥＳＥＴ端子１０
に、ＶＰＰ／ＭＯＤＥ端子１１には信号３１が直接入力
されて構成されている。モード検出部１２は、従来例の
モード検出部１１２の機能に、通常モードならＨＩＧＨ
レベルを、エミュレーションモードならＬＯＷレベルを
出力する機能が追加されている。高電圧検出部１３の機
能は、従来例の高電圧検出部１１３の機能と同一であ
る。また、デコード部１４の機能も、従来例のデコード
部１１４の機能と同一である。

【００２５】ブレーク検出部２５は、インサーキットエ
ミュレータ８において、ユーザのプログラムが実行され
ていない状態（以下ブレーク状態とする）のときＨＩＧ
Ｈレベルの信号を出力し、ユーザのプログラムが動いて
いる状態のときＬＯＷレベルの信号を出力する。

【００２６】ＦＬＰＭＣレジスタ２３の読み出し書き込
みを制御するリード／ライト信号生成部１５と、ＦＬＰ
ＭＣレジスタ２４の読み出し書き込みを制御するリード
／ライト信号生成部１６は、同一アドレスにマッピング
されている。これらのリード／ライト信号生成部１５お
よび１６は、デコード部１４からの出力信号３３をモー
ド検出部１２の出力信号３４とその反転信号であるイン
バータ１７の出力信号３５とでそれぞれマスクしたＡＮ
Ｄ１９の出力信号３６と、ＡＮＤ１８の出力信号３７と
で、どちらをアクティブにするかが選択される。

【００２７】ＦＬＰＭＣレジスタ２３は従来例のＦＬＰ
ＭＣレジスタ１１７と同じ構成であり、リード／ライト
信号生成部１５がアクティブなとき、周辺エバチップ４
は従来例の周辺エバチップ１０２と回路的に等価にな
る。

【００２８】本実施形態のＦＬＰＭＣレジスタ２４は、
従来例のＦＬＰＭＣレジスタ１１７とはＶＰＰビットの
構成が異なる。つまり、データを書き込み保存するため
のラッチ２１を有し、ＦＬＰＭＣレジスタ２４のＶＰＰ
ビットは、リード／ライト信号生成部１６のライト信号
出力３９を、ブレーク検出部２５の出力信号４２でマス
クしたＡＮＤ２６の出力信号４３によりデータライトが
できる。また、リード／ライト信号生成部１６のリード
信号出力４０により、トライステートバッファ２２のゲ
ートを開き、データをリードすることができる。さら
に、ラッチ２１はリセットで保存している値を変化させ
ない。

【００２９】次に、第１の実施形態におけるフラッシュ
メモリセルフ書き込みのエミュレーション時の動作を、
図１および図２を用いて説明する。従来例と同様に、ユ
ーザのブートプログラム中ではＦＬＰＭＣレジスタ２
３、２４のＶＰＰビットをリードして、ＶＰＰ＝１かど
うかチェックする。このチェックとエミュレーション開
始との関係は以下となる。

【００３０】アドレスデータバス３２にＦＬＰＭＣレジ
スタのアドレスが送られてくると、デコード部１４でア
ドレスがデコードされて出力信号３３がＨＩＧＨレベル
になる。エミュレーションモード中は、信号３５がＨＩ
ＧＨレベルになるので、リード／ライト信号生成部１６
がアクティブになり、ＦＬＰＭＣレジスタ２４にアクセ
スできる。

【００３１】ＦＬＰＭＣレジスタ２４のＶＰＰビット
は、ブレーク状態のみにおいてライトできる。よって、
ブレーク状態時に、あらかじめデバッグ部２からＦＬＰ
ＭＣレジスタ２４のＶＰＰビットに「１」または「０」
を書き込むようにホスト７に設定しておけば、ＶＰＰ＝
１または０、の状態を作ることができる。よって、ＶＰ
Ｐ／ＭＯＤＥ端子１１に高電圧を印可しなくても、フラ
ッシュメモリセルフ書き込みのエミュレーションが行え
るようになる。

【００３２】また、外部端子の電圧レベルをセンスする
必要がないため、ＶＰＰ／ＭＯＤＥ端子１１はモード検
出用の端子としてだけ機能すればよい。故に、ＧＮＤに
固定しておけば、リセットで周辺エバチップ４はエミュ
レーションモードに設定される。リセットされても、Ｆ
ＬＰＭＣレジスタのＶＰＰビットは保持している値を変
更させない。

【００３３】＜第２の実施形態＞図３の第２の実施形態
のインサーキットエミュレータ５０の構成と、図５の従
来例のインサーキットエミュレータの構成との相違点
は、周辺エバチップ５２および１０２の違いにある。よ
って、周辺エバチップ５２の詳細図である図４を中心に
本実施形態の説明をする。本実施形態の周辺エバチップ
５２には、従来図４のモード引き込み部１０３のような
外部回路がなく、ＲＥＳＥＴ信号が３０がＲＥＳＥＴ端
子６０に、ＶＰＰ／ＭＯＤＥ端子６１には信号３１が直
接入力され構成されている。

【００３４】モード検出部６２は従来例のモード検出部
１１２の機能に、通常モードならＨＩＧＨレベルを、エ
ミュレーションモードならＬＯＷレベルを出力する機能
を追加してある。高電圧検出部６３の機能は従来例の高
電圧検出部１１３の機能と同一である。また、デコード
部６４の機能も従来例のデコード部１１４の機能と同一
である。

【００３５】ブレーク検出部６６は、インサーキットエ
ミュレータ５０において、ユーザのプログラムが実行さ
れていない状態（以下ブレーク状態とする）のときＨＩ
ＧＨレベルの信号を出力し、ユーザのプログラムが動い
ている状態のときＬＯＷレベルの信号を出力する。リー
ド／ライト信号生成部６５はデコード部６４からの出力
信号８１によりアクティブになり、ＦＬＰＭＣレジスタ
６９の読み出し書き込みを制御する。

【００３６】ＦＬＰＭＣレジスタ６９は、従来図のＦＬ
ＰＭＣレジスタ１１７とはＶＰＰビットの構成が異な
り、ＦＬＰＭＣレジスタ６９のＶＰＰビットは、データ
を書き込み保持し、リセットで保持している値を変更し
ないラッチ７０を有する。ラッチ７０は、リード／ライ
ト信号生成部６５のライト信号出力８４をブレーク検出
部６６の出力信号８５でマスクしたＡＮＤ６７の出力信
号８６によりデータをライトできる。

【００３７】ＦＬＰＭＣレジスタ６９のＶＰＰビットを
リードするときは、ラッチ７０のデータをリードするか
高電圧検出部６３の出力信号８７をリードするかを選択
する。この選択は、リード／ライト信号生成部６５のリ
ード信号出力８３を、モード検出部６２からの出力信号
８２とその反転信号であるインバータ６８の出力信号８
８でそれぞれマスクしたＡＮＤ７１の出力信号９０とＡ
ＮＤ７２の出力信号９１により、トライステートバッフ
ァ７３かトライステートバッファ７４のゲートを開いて
行う。

【００３８】次に、第２の実施形態におけるフラッシュ
メモリセルフ書き込みのエミュレーション時の動作例
を、図３および図４を用いて説明する。本動作例は、従
来例と同様に、ユーザのブートプログラム中ではＦＬＰ
ＭＣレジスタ６９のＶＰＰビットをリードして、ＶＰＰ
＝１かどうかチェックする。このチェックとエミュレー
ション開始との関係は以下による。

【００３９】アドレスデータバス８０にＦＬＰＭＣレジ
スタのアドレスが送られてくると、デコード部６４でア
ドレスがデコードされて出力信号８１がＨＩＧＨレベル
になり、リード／ライト信号生成部６５がアクティブに
なるのでＦＬＰＭＣレジスタ６９にアクセスできる。ま
た、ＦＬＰＭＣレジスタ６９のＶＰＰビットはブレーク
状態のみにおいてラッチ７０にデータをライトでき、エ
ミュレーションモード中はラッチ７０のデータを読み出
す。このため、ブレーク状態時にあらかじめデバッグ部
２からＦＬＰＭＣレジスタ６９のＶＰＰビットに「１」
または「０」を書き込むようにホスト７に設定しておけ
ば、ＶＰＰ＝１または０、の状態を作ることができる。
さらに、ＶＰＰ／ＭＯＤＥ端子６１に高電圧を印可しな
くても、フラッシュメモリセルフ書き込みのエミュレー
ションが行えるようになる。

【００４０】また、外部端子の電圧レベルをセンスする
必要がないため、ＶＰＰ／ＭＯＤＥ端子６１はモード検
出用の端子としてだけ機能すればよく、ＧＮＤに固定し
ておけば、リセットで周辺エバチップ５２はエミュレー
ションモードに設定される。リセットによりＦＬＰＭＣ
レジスタ６９のＶＰＰビットは、保持している値を変更
させない。

【００４１】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。

【００４２】

【発明の効果】以上の説明より明かなように、本発明の
エミュレーション用マイクロコンピュータは、インサー
キットエミュレータにおいてフラッシュメモリセルフ書
き込みのエミュレーションを行う際に、ブレーク状態に
おいてＦＬＰＭＣレジスタのＶＰＰビットに１を書き込
めるようにすることで、ＶＰＰ＝１またはＶＰＰ＝０の
状態を作り出せ、ターゲットを用いてＶＰＰ／ＭＯＤＥ
端子に高電圧信号を入力しなくても、フラッシュメモリ
セルフ書き込みのエミュレーションが行える。よって、
高電圧の必要がなく、外部回路も必要ない。

【図面の簡単な説明】

【図１】本発明のエミュレーション用マイクロコンピュ
ータが適用される第１の実施形態のインサーキットエミ
ュレータの構成図である。

【図２】図１の周辺エバチップ４のより詳細なブロック
構成図である。

【図３】第２の実施形態のインサーキットエミュレータ
の構成図である。

【図４】図３の周辺エバチップ５２のより詳細なブロッ
ク構成図である。

【図５】従来例のインサーキットエミュレータの構成図
である。

【図６】図５の周辺エバチップ１０２のより詳細なブロ
ック構成図である。

【符号の説明】

１ 第１の実施形態のエミュレーション部 ２ デバッグ部 ３ ＣＰＵエバチップ ４ 第１の実施形態の周辺エバチップ（フラッシュマイ
コン） ５ エミュレーションメモリ ６ ターゲットシステム ７ ホスト ８ 第１の実施形態のインサーキットエミュレータ １０ 第１の実施形態のＲＥＳＥＴ端子 １１ 第１の実施形態のＶＰＰ／ＭＯＤＥ端子 １２ 第１の実施形態のモード検出部 １３ 第１の実施形態の高電圧検出部 １４ 第１の実施形態のデコード部 １５ 第１の実施形態のリード／ライト信号生成部 １６ 第１の実施形態のリード／ライト信号生成部 １７ インバータ １８ ＡＮＤ回路 １９ ＡＮＤ回路 ２０ トライステートバッファ ２１ ラッチ ２２ トライステートバッファ ２３ 第１の実施形態のＦＬＰＭＣレジスタ ２４ 第１の実施形態のＦＬＰＭＣレジスタ ２５ 第１の実施形態のブレーク検出部 ２６ ＡＮＤ回路 ３０ ＲＥＳＥＴ信号 ３１ ＧＮＤ固定の信号 ３２ アドレスデータバス ３３ デコード部１４の出力信号 ３４ モード検出部１２の出力信号 ３５ インバータ１７の出力信号 ３６ ＡＮＤ１９の出力信号 ３７ ＡＮＤ１８の出力信号 ３８ リード／ライト信号生成部１５のリード信号出力 ３９ リード／ライト信号生成部１６のリード信号出力 ４０ リード／ライト信号生成部１６のライト信号出力 ４１ 高電圧検出部１３の出力信号 ４２ ブレーク検出部２５の出力信号 ４３ ＡＮＤ２６の出力信号 ４４ ラッチ２１の出力信号 ５０ 第２の実施形態のインサーキットエミュレータ ５１ 第２の実施形態のエミュレーション部 ５２ 第２の実施形態の周辺エバチップ（フラッシュマ
イコン） ６０ 第２の実施形態のリセット端子 ６１ 第２の実施形態のＶＰＰ／ＭＯＤＥ端子 ６２ 第２の実施形態のモード検出部 ６３ 第２の実施形態の高電圧検出部 ６４ 第２の実施形態のデコード部 ６５ 第２の実施形態のリード／ライト信号生成部 ６６ 第２の実施形態のブレーク検出部 ６７ ＡＮＤ回路 ６８ インバータ ６９ 第２の実施形態のＦＬＰＭＣレジスタ ７０ ラッチ ７１ ＡＮＤ回路 ７２ ＡＮＤ回路 ７３ トライステートバッファ ７４ トライステートバッファ ８０ アドレスデータバス ８１ デコード部８１の出力信号 ８２ モード検出部６２の出力信号 ８３ リード／ライト信号生成部６５のリード信号出力 ８４ リード／ライト信号生成部６５のライト信号出力 ８５ ブレーク検出部６６の出力信号 ８６ ＡＮＤ６７の出力信号 ８７ 高電圧検出部６３の出力信号 ８８ インバータ６８の出力信号 ８９ ラッチ７０の出力信号 ９０ ＡＮＤ７１の出力信号 ９１ ＡＮＤ７２の出力信号 １００ 従来例のインサーキットエミュレータ １０１ 従来例のエミュレーション部 １０２ 従来例の周辺エバチップ（フラッシュマイコ
ン） １０３ モード引き込み部 １１０ 従来例のリセット端子 １１１ 従来例のＶＰＰ／ＭＯＤＥ端子 １１２ 従来例のモード検出部 １１３ 従来例の高電圧検出部 １１４ 従来例のデコード部 １１５ 従来例のリード／ライト信号生成部 １１６ トライステートバッファ １１７ 従来例のＦＬＰＭＣレジスタ １２０ ＶＰＰ信号 １２１ モード引き込み部１０３の出力信号 １２２ アドレスデータバス １２３ デコード部１１４の出力信号 １２４ リード／ライト信号生成部１１５のリード信号
出力 １２５ 高電圧検出部１１３の出力信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 エミュレーションモードを検出するモー
   ド検出部（１２）と、 データを記憶するレジスタ（２３、２４）と、 前記レジスタの読み出し書き込みを制御するリード／ラ
   イト生成部（１５、１６）と、 インサーキットエミュレータのブレーク状態を検出し前
   記レジスタへの書き込みを抑制するブレーク検出部（２
   ５）と、 前記レジスタ（２３、２４）と外部入力端子とを前記モ
   ード検出部（１２）が選択する選択部（１８、１９）
   と、を備えて構成されたことを特徴とするエミュレーシ
   ョン用マイクロコンピュータ。
2. 【請求項２】 前記エミュレーション用マイクロコンピ
   ュータは、さらに、デコード部（１４）を備え、該デコ
   ード部（１４）からの出力信号（３３）に基づき、前記
   リード／ライト信号生成部（１５、１６）が前記レジス
   タの読み出し書き込みを制御することを特徴とする請求
   項１記載のエミュレーション用マイクロコンピュータ。
3. 【請求項３】 前記ブレーク検出部（２５）は、前記ブ
   レーク状態のときＨＩＧＨレベルの信号を出力し、ユー
   ザのプログラムが動いている状態のときＬＯＷレベルの
   信号を出力することを特徴とする請求項１または２記載
   のエミュレーション用マイクロコンピュータ。
4. 【請求項４】 前記リード／ライト信号生成部（１５お
   よび１６）は、同一アドレスにマッピングされているこ
   とを特徴とする請求項１から３の何れか１項に記載のエ
   ミュレーション用マイクロコンピュータ。
5. 【請求項５】 前記レジスタ（２４）はＶＰＰビット
   （例えば、ｂｉｔ１）部にデータを書き込み保存するた
   めのラッチ（２１）を有して構成され、該ラッチ（２
   １）はリセットで保存している値を変化させないことを
   特徴とする請求項１から４の何れか１項に記載のエミュ
   レーション用マイクロコンピュータ。
6. 【請求項６】 前記ＶＰＰビットはブレーク状態のみに
   おいてライトでき、該ブレーク状態時に前記ＶＰＰビッ
   トを「１」または「０」とすることにより、フラッシュ
   メモリセルフ書き込みのエミュレーションを可能とした
   ことを特徴とする請求項１から５の何れか１項に記載の
   エミュレーション用マイクロコンピュータ。