JPH11513825A - 縮小命令セット・コンピューター・マイクロプロセッサーの構造 - Google Patents
縮小命令セット・コンピューター・マイクロプロセッサーの構造Info
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- 230000002829 reductive effect Effects 0.000 title claims description 32
- 230000015654 memory Effects 0.000 claims abstract description 652
- 238000012546 transfer Methods 0.000 claims abstract description 169
- 238000000034 method Methods 0.000 claims abstract description 60
- 238000012545 processing Methods 0.000 claims abstract description 40
- 238000007667 floating Methods 0.000 claims description 27
- 238000005070 sampling Methods 0.000 claims description 23
- 238000004364 calculation method Methods 0.000 claims description 15
- 230000002688 persistence Effects 0.000 claims description 11
- 238000012360 testing method Methods 0.000 claims description 10
- 230000007423 decrease Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 6
- 230000036961 partial effect Effects 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000013461 design Methods 0.000 abstract description 14
- 230000006870 function Effects 0.000 abstract description 14
- 230000033001 locomotion Effects 0.000 abstract description 10
- 230000001419 dependent effect Effects 0.000 abstract description 4
- 230000000875 corresponding effect Effects 0.000 description 75
- 230000008569 process Effects 0.000 description 35
- 230000000694 effects Effects 0.000 description 27
- 230000008859 change Effects 0.000 description 25
- 239000013598 vector Substances 0.000 description 18
- 238000007726 management method Methods 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 101000574648 Homo sapiens Retinoid-inducible serine carboxypeptidase Proteins 0.000 description 10
- 240000007320 Pinus strobus Species 0.000 description 10
- 102100025483 Retinoid-inducible serine carboxypeptidase Human genes 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000001934 delay Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- 230000009471 action Effects 0.000 description 6
- 230000006399 behavior Effects 0.000 description 6
- 230000004913 activation Effects 0.000 description 5
- 238000007792 addition Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000001343 mnemonic effect Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- SHXWCVYOXRDMCX-UHFFFAOYSA-N 3,4-methylenedioxymethamphetamine Chemical compound CNC(C)CC1=CC=C2OCOC2=C1 SHXWCVYOXRDMCX-UHFFFAOYSA-N 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 3
- 238000013523 data management Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 229920005994 diacetyl cellulose Polymers 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 230000002085 persistent effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 101001035137 Homo sapiens Homocysteine-responsive endoplasmic reticulum-resident ubiquitin-like domain member 1 protein Proteins 0.000 description 2
- 102100039923 Homocysteine-responsive endoplasmic reticulum-resident ubiquitin-like domain member 1 protein Human genes 0.000 description 2
- 241000110847 Kochia Species 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000000446 fuel Substances 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000012913 prioritisation Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000011664 signaling Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- TXHLIIZKFKXDKR-UHFFFAOYSA-N 1-(2-chloro-6-methylphenyl)-3-(pyridin-4-ylmethyl)urea Chemical compound CC1=CC=CC(Cl)=C1NC(=O)NCC1=CC=NC=C1 TXHLIIZKFKXDKR-UHFFFAOYSA-N 0.000 description 1
- 102100030310 5,6-dihydroxyindole-2-carboxylic acid oxidase Human genes 0.000 description 1
- 102100034460 Cytosolic iron-sulfur assembly component 3 Human genes 0.000 description 1
- 101710095809 Cytosolic iron-sulfur assembly component 3 Proteins 0.000 description 1
- 101100086437 Drosophila melanogaster Rap1 gene Proteins 0.000 description 1
- 101100247319 Drosophila melanogaster Ras64B gene Proteins 0.000 description 1
- 101100005249 Escherichia coli (strain K12) ygcB gene Proteins 0.000 description 1
- 101000773083 Homo sapiens 5,6-dihydroxyindole-2-carboxylic acid oxidase Proteins 0.000 description 1
- 101100247326 Mucor circinelloides f. lusitanicus RAS3 gene Proteins 0.000 description 1
- 101100467574 Mus musculus Mras gene Proteins 0.000 description 1
- 241000269800 Percidae Species 0.000 description 1
- 241001604129 Polydactylus Species 0.000 description 1
- 101150076031 RAS1 gene Proteins 0.000 description 1
- 101150019218 RAS2 gene Proteins 0.000 description 1
- 101150045048 Ras85D gene Proteins 0.000 description 1
- 241000282806 Rhinoceros Species 0.000 description 1
- 101000767160 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) Intracellular protein transport protein USO1 Proteins 0.000 description 1
- 101000898746 Streptomyces clavuligerus Clavaminate synthase 1 Proteins 0.000 description 1
- 101000761220 Streptomyces clavuligerus Clavaminate synthase 2 Proteins 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 244000309464 bull Species 0.000 description 1
- 238000009924 canning Methods 0.000 description 1
- 101150055191 cas3 gene Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007620 mathematical function Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000005065 mining Methods 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 101150021123 msrA gene Proteins 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- FFNMBRCFFADNAO-UHFFFAOYSA-N pirenzepine hydrochloride Chemical compound [H+].[H+].[Cl-].[Cl-].C1CN(C)CCN1CC(=O)N1C2=NC=CC=C2NC(=O)C2=CC=CC=C21 FFNMBRCFFADNAO-UHFFFAOYSA-N 0.000 description 1
- 238000013439 planning Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000014347 soups Nutrition 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 230000000699 topical effect Effects 0.000 description 1
- 238000009423 ventilation Methods 0.000 description 1
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.マイクロプロセッシングユニットと、インプット−アウトプットプロセッサ (IOP)、前記中央処理ユニットと前記IOPに接続されるグローバルメモリ ユニットと、前記中央処理ユニットと前記IOPの前記グローバルメモリユニッ トへのアクセスを調停する手段とを備えたことを特徴とするマイクロプロセッサ システム。 2.前記グローバルメモリユニットが複数のグローバルレジスタを備えているこ とを特徴とする請求項1のマイクロプロセッサシステム。 3.前記中央処理ユニットがアリスメティックロジックユニットと、該アリスメ ティックロジックユニットに接続されるプッシュダウンスタックとを備えている ことを特徴とする請求項1のマイクロプロセッサシステム。 4.さらに、前記グローバルメモリユニット、前記マイクロプロセッサユニット 、及び前記IOPに接続されるメモリインターフェースユニットを備えたことを と特徴とする請求項1のマイクロプロセッサシステム。 5.前記メモリインターフェースユニットと前記マイクロプロセッサユニットの 前記グローバルメモリユニットへのアクセスを調停する手段をさらに備えたこと を特徴とする請求項4記載のマイクロプロセッサシステム。 6.前記メモリインターフェースユニットと該メモリインターフェースユニット に接続された少なくとも1つのインプット−アウトプットデバイスとを更に備え 前記グローバルメモリユニットにおけるそれぞれのストレージロケーションが前 記システムメモリにアドレスするように接続された第1のアドレスビットのグル ーピングと、前記少なくとも1つのインプット−アウトプットデバイスにアドレ スするように接続された第2のアドレスビットのグルーピングとからなる単一の アドレスを保持していることを特徴とする請求項5記載のマイクロプロセッサシ ステム。 7.システムメモリ、少なくとも1つのインプット−アウトプットデバイス及び 前記メモリインターフェースユニットに接続されたシステムバスとをさらに備え ており、前記システムバスが前記システムメモリにアドレスするように接続され た第1のアドレスラインのグルーピングと、前記少なくとも一つのインプット− アウトプットデバイスにアドレスするように接続された第2のアドレスラインの グルーピングを有することを特徴とするマイクロプロセッサシステム。 8.マイクロプロセッシングユニットと、インプット−アウトプットプロセッサ (IOP)、前記中央処理ユニット及び前記IOPがそこを介してシステムバス に選択的に接続されるメモリインターフェースユニットと、所定のインターバル で前記システムバスにへの前記IOPのアクセスを許容する手段とを備えたこと を特徴とするマイクロプロセッサシステム。 9.前記メモリインターフェースユニットが、前記システムバスがアクセスでき る有効タイムスロットを設定する手段とを備えており、前記有効タイムスロット が前記所定のインターバルで前記IOPによる前記システムバスへのアクセスの 間のものとして設定されていることを特徴とするマイクロプロセッサシステム。 10.前記メモリインターフェースユニットが前記システムバスに関係する一つ 以上のバスサイクルに必要なバスアクセス時間を計算し、前記ひとつ以上のバス サイクルの実行のための前記アクセスタイムに等しいかこれより長い前記有効タ イムスロットの一つを割り当てる手段とを備えたことを特徴とする請求項8に記 載のマイクロプロセッサシステム。 11.前記1つ以上のバスサイクルがメモリサイクルであることを特徴とする請 求項10に記載のマイクロプロセッサシステム。 12.前記計算手段の計算が、前記バスアクセスタイムを修正してインプット− アウトプットサイクルのための十分な時間を与えることを特徴とする請求項11 に記載のマイクロプロセッサシステム。 13.スタックキャッシュに接続されたアリスメティックロジックユニットが含 まれるマイクロプロセシングニットを有するマイクロプロセッサシステムであっ て、 前記アリスメティックロジックユニット及びスタックキャッシュに接続され、 前記スタックキャッシュの少なくとも1つのセルに1つの値が含まれているかど うか及びスタックキャッシュの少なくとも1つの他のセルがエンプティであるか どうかを判断することによってスタックキャッシュリソースの有効性を判断する 手段と、 前記スタックキャッシュの有効性を判断する手段に接続され、前記スタックキ ャッシュリソースの有効性に基づき前記アリスメティックロジックユニットによ る命令実行を選択的に禁止する手段とを備えたことを特徴とするマイクロプロセ ッサシステム。 14.前記アリスメティックロジックユニットが、前記スタックキャッシュの個 々のセルのみを一般的にプッシュし、ポップする命令を実行するための手段を有 しており、前記スタックキャッシュリソースの有効性が前記命令のそれぞれの実 行を開始する前に判断されていることを特徴とする請求項13に記載のマイクロ プロセッサシステム。 15.スタックキャッシュに接続されたアリスメティックロジックユニットが含 まれるマイクロプロセシングユニットを有し、前記スタックキャッシュが少なく ともシステムメモリの第1の部分に割りつけられた、マイクロプロセッサシステ ムであって、 前記マイクロプロセシングユニット及び前記スタックキャッシュに接続され、 前記スタックキャッシュのスタックポインタが前記システムメモリの前記第1の 部分の境界領域内のアドレスを仮定しているときに、スタックマネージメントト ラップを実行する手段を備えており、前記第1スタックマネージメントトラップ が前記システムメモリの少なくとも1つの他の部分の有効性を判断するようにな っており、 さらに、前記スタックポインタが前記スタックマネージメントトラップを実行 する前記手段に接続され、前記境界領域内に含まれない前記システムの第1の部 分の定義済の領域内のアドレスを仮定した後前記スタックマネージメントトラッ プの他の実行を阻止する手段とを備えたことを特徴とするマイクロプロセッサシ ステム。 16.マイクロプロセシングユニットと該マイクロプロセシングユニットをシス テムランダムアクセスメモリ(RAM)に接続するメモリインターフェースユニ ットとを備え、前記マイクロプロセッサシステムは、前記システムRAMを使用 する仮想システムメモリを定義するために前記マイクロプロセシングユニットに よって与えられた論理列アドレスを前記システムRAMの物理的列アドレスに変 換する手段を備えていることを特徴とするマイクロプロセッサシステム。 17.さらに、前記メモリインターフェースユニットに接続され、前記システム RAMにアクセスする手段を備え、各列アドレスストローブ(RAS)サイクル がRASプレチャージインターバルを有しており、前記論理列アドレスが前記R ASプレチャージインターバルの間に前記システムRAMの前記物理アドレスに 変換されることを特徴とする前記請求項16に記載のマイクロプロセッサシステ ム。 18.メモリアドレスとして解釈されるべき値を含む少なくとも1つのストレー ジロケーションを含むレジスタユニットと、 前記レジスタユニットに接続されたメモリインターフェースユニットと、 前記メモリインターフェースユニットに接続されたメモリバスと、 前記メモリバスによって前記メモリインターフェースユニットに接続されたシ ステムメモリとを備え、 前記メモリインターフェースユニットが前記メモリアドレスを使用する前記シ ステムメモリに対するメモリバストランザクションののち、増加後の前記メモリ アドレスが2nの偶数倍(nは正の整数)である値を有するときに、前記メモリ アドレスを増加させ、境界検出信号を発生するトランスファロジックを備えたこ とを特徴とするマイクロプロセッサシステム。 19.さらに、前記メモリインターフェースユニットに接続されたマイクロプロ セシングユニットを備え、前記マイクロプロセシングユニットは、前記境界検出 信号が前記メモリインターフェースユニットにより発生された後前記マイクロプ ロセシングユニットをインタラプトする手段とを備えていることを特徴とする請 求項18に記載のマイクロプロセッサシステム。 20.さらに、前記メモリバストランザクションが生じるように要求するための 前記メモリインターフェースユニットへの入力としてトランスファリクエスト信 号を発生する、前記メモリインターフェースユニットに接続された手段を備えた ことを特徴とする請求項18に記載のマイクロプロセッサシステム。 21.さらに、前記メモリインターフェースユニットに接続されたIOPを有し 、前記トランスファリクエスト信号を発生する手段が、命令を実行する手段であ り、前記命令の1つが前記トランスファリクエスト信号を活性化するようになっ ていることを特徴とする請求項20に記載のマイクロプロセッサシステム。 22.前記メモリアドレスの増加及びその結果そしての前記境界検出信号が事象 のカウントに使用されることを特徴とする請求項18に記載のマイクロプロセッ サシステム。 23.さらに、前記境界検出信号が発生した後、さらなるトランスファを阻止す るように前記トランスファロジックを不能にするために前記メモリインターフェ ースユニットに接続された手段を備えたことを特徴とするマイクロプロセッサシ ステム。 24.さらに、前記メモリバスに接続されたインプット−アウトプットデバイス を備え、前記メモリアドレスが前記システムメモリをアドレスするのに使用され る第1のアドレスビットのグルーピングと前記インプット−アウトプットデバイ スをアドレスするに使用される第2のアドレスビットのグルーピングを備えてい ることを特徴とするマイクロプロセッサシステム。 25.中央処理ユニットと前記中央処理ユニットに接続されたビットインプット レジスタとを備え、前記ビットインプットレジスタが少なくとも一つのビットラ インからロジカルイップットを受け取るようになったマイクロプロセッサシステ ムにおいて、 前記少なくとも1つのビットラインに接続され、そのロジックレベルを判断す るために前記少なくとも1つのビットラインを最初にサンプリングするラッチ手 段と、 前記ラッチ手段に接続され、前記少なくとも一つのビットラインにアサインさ れたレジスタに前記ロジックレベルをストアするゼロパーシステンスコントロー ルユニットとを有し、 前記ゼロパーシステンスコントロールユニットが前記中央処理ユニットによっ て定義済の信号を具備するまで、前記ロジックレベルが前記レジスタにストアさ れた状態になっていることを特徴とするマイクロプロセッサシステム。 26.さらに、前記ゼロパーシステンスコントローラに接続されたダイレクトメ モリアクセスコントローラ(DMAC)を備え、前記DMACは前記定義済の信 号を発生させる手段を備えていることを特徴とする請求項25に記載のマイクロ プロセッサシステム。 27.マイクロプロセシングユニット、IOP、及び前記中央処理ユニット及び IOPを前記システムバスに選択的に接続するメモリインターフェースユニット とを備え、前記IOPが前記メモリインターフェースユニットにシステムアドレ ス情報を与えるプログラムカウンタ手段を備えていることを特徴とするマイクロ プロセッサシステム。 28.さらに、前記IOP及びシステムバスに接続され、所定のインターバルで 前記システムバスへの前記IOPのアクセスを許容する手段を備えていることを 特徴とする請求項27に記載のマイクロプロセッサシステム。 29.前記IOPが前記システムバスに接続され、前記システムバスから受け取 ったデータをラッチするラッチ手段を備えていることを特徴とする請求項27に 記載のマイクロプロセッサシステム。 30.前記IOPが前記プログラムカウンタ手段によって制御されるマルチプレ クサ、命令ラッチ、及びデコード/実行モジュールとを備え、前記マルチプレク サが前記命令ラッチ及び前記デコード/実行モジュールとの間に接続されている ことを特徴とする請求項27に記載のマイクロプロセッサシステム。 31.スタックキャッシュを有するマイクロプロセシングユニットを備えたマイ クロプロセッサシステムにおいて、フローチングポイントマスマティカル命令を 可能にするシステムが、 前記スタックキャッシュのセル内の値によりフローチングポイントオペレーシ ョンを実行するアリスメティックロジックユニット手段と、 前記アリスメティックロジックユニット手段に接続され、前記フローチングポ イントオペレーションの選択された実行に応答してフローチングポイントイクセ プションを発生する手段と、 前記アリスメティックロジックユニット手段及び、前記フローチングポイント イクセプションを発生する手段に接続され、前記フローチングポイントイクセプ ションに応答して、前記マイクロプロセシングユニットが定義済のフローチング ポイントルーチンを実行できるようにするモードレジスタ手段とを備えたことを 特徴とするマイクロプロセッサシステム。 32.前記フローチングポイントオペレーションを実行する手段が、前記スタッ クキャッシュに接続され、テストイックスポーネント、イクストラクトイクスポ ーネント、アッドイクスポーネント、及び回復イクスポーネント命令を備えてい ることを特徴とする請求項31に記載のシステム。 33.スタックキャッシュを有するマイクロプロセシングユニットを備えたマイ クロプロセッサシステムにおいて、ブレイクポイント命令を実行する方法が、 前記ブレイクポイント命令のメモリアドレスを前記スタックキャッシュに押し 込むステップと、 ブレイクポイントサービスルーチンを実行するステップとを備えていることを 特徴とする方法。 34.システムメモリと1つ以上のインターナルレジスタを有するマイクロプロ セシングユニットとを備えたマイクロプロセッサシステムであって、 前記システムメモリが前記マイクロプロセシングユニットと通信するための第 1アドレススペースを割り当てられているものにおいて、 前記マイクロプロセシングユニット内にデータを伝送する方法が、 前記一つ以上のインターナルレジスタを前記第1アドレススペースとは異な る第2アドレススペースに割り当て、 前記第2アドレススペース内のアドレスによって識別される前記1つ以上のイ ンターナルレジスタの部分に及びこれらからのデータを伝送するステップとを備 えたことを特徴とする方法。 35.スタックキャッシュを有するマイクロプロセシングユニットを含むマイク ロプロセッサシステムにおいて、 アドレスアリスメティックのための方法が、 前記スタックキャッシュの第1のセルの第1のアドレス値をストアし、 前記スタックキャッシュの第2のセルに第2のアドレス値をストアし、 前記第1アドレス値を前記第2アドレス値に加算して、前記スタックキャッシ ュの前記第1セル内に結果としての合計値をストアするステップとを備えたこと を特徴とする方法。 36.スタックキャッシュを有するマイクロプロセシングユニットを備えたマイ クロプロセッサシステムにおいて、 コピーバイトオペレーションを実行する方法が、 セル内にストアされた複数のデータバイトのうちの少なくともの1つの意味の あるものを読み取り、 前記複数のデータバイトの少なくとも他の1つを前記少なくとも1つの意味 を有するデータバイトで置換するステップとを備えたことを特徴とする方法。 37.スタックキャッシュとキャリーレジスタとを有するマイクロプロセシング ユニットを備えたマイクロプロセッサシステムにおいて テストバイトオペレーションを遂行する方法が、 前記スタックキャッシュのセル内にストアされた複数のバイトのそれぞれを読 み取り、 任意の前記バイトがゼロ値であるとき、前記キャリーレジスタに第1論理値を ストアし、 別途前記キャリーレジスタに第2論理値をストアすることを特徴とする方法。 38.システムメモリ、前記システムメモリに接続され、前記システムメモリに 接続されたスタックキャッシュ及び前記スタックキャッシュに接続されたプログ ラムカウンタを有するマイクロプロセシングユニットとを備えたマイクロプロセ ッサシステムにおいて、 単一のステッププロセシングシステムが、 前記スタックキャッシュ及び前記プログラムカウンタに接続され、前記スタッ クキャッシュの第1セルからの第1メモリアドレスを前記プログラムカウンタに ロードする手段と、 前記プログラムカウンタに接続され、前記第1メモリアドレスに対応するロケ ーションにおいて、前記マイクロプロセッサシステムの前記システムメモリにス トアされた第1命令を実行する手段と、 この間に第2メモリアドレスが前記第1セルにロードされる単一ステップトラ ップルーチンを実行する手段とを備え、 前記第1命令につづく第2命令が、前記第2メモリアドレスに対応する前記シ ステムメモリのロケーションにストアされるようになっていることを特徴とする システム。 39.システムメモリ、及びスタックキャッシュを有する前記システムメモリに 接続されるマイクロプロセシングユニットとを有するマイクロプロセッサシステ ムにおいて、 スタックキャッシュマネージングシステムが、 前記スタックキャッシュ内に現に含まれるセルの数を判断する手段と、 前記セルの数を判断する前記手段に接続され、スタックキャッシュの定義済の 深さと前記セルの数との比較を実行する手段と、 前記比較の実行手段に接続され、前記比較に基づき現在のスタック深さの指示 を与える手段とを備えたことを特徴とするシステム。 40.システムメモリと、スタックキャッシュを有する前記システムメモリに接 続されたマイクロプロセシングユニットとを備えたマイクロプロセッサシステム において、 スタックキャッシュマネージングシステムが、 前記スタックキャッシュに接続され、前記スタックキャッシュ内に現に含まれ るセルの数を判断するスタック深さ手段と、 前記スタック深さ手段に接続され、前記スタック深さの指示を与える手段とを 備えたことを特徴とするシステム。 41.システムメモリと、スタックキャッシュを有するマイクロプロセシングユ ニットを有するマイクロプロセッサシステムにおいて、 スタックキャッシュマネージングシステムが、 前記スタックキャッシュに接続され、前記スタックキャッシュ内の現存する数 のセルを判断する手段と、 前記セルの現在の数を判断する手段に接続され、前記セルの現存の数とスタッ ク深さとを比較することによって前記スタックキャッシュに付加することかでき るセルの数を計算する手段と、 前記スタックキャッシュ及び前記スタックキャッシュに付加することができる セルの数を計算する手段に接続され、前記スタックキャッシュに付加することが できる前記セルの数に等しい前記セルの数を前記スタックキャッシュ内の前記現 存のセルに付加する手段とを備えたことを特徴とするシステム。 42.さらに、前記スタックキャッシュに接続され、前記スタックキャッシュ内 の前記セルの付加的な数を前記スタックキャッシュの前記現有のセルの数から除 外する手段と、前記システムメモリから前記スタックキャッシュに新しいセルの 前記付加的な数をロードする手段とを備えたことを特徴とする請求項41に記載 のシステム。 43.アリスメティックロジックユニットと該アリスメティックロジックユニッ トに接続されたプッシューダウンスタックとを有するマイクロプロセシングユニ ットを備えており、 前記アリスメティックロジックユニットはビットをシフトするビットシフト手 段を有しており、 該ビットシフト手段は1つ以上の部分シフトでビットのカウントをシフトする ようになっており、前記カウントが各部分シフトでシフトされた数だけ減少し、 前記シフトが、前記カウントがビット倍数より大きい間、ビット倍数だけ実行さ れ、前記倍数がその後減少し、かつその後前記カウントがゼロになるまで前記カ ウントのシフト及び減少が反復されるようになっていることを特徴とするマイク ロプロセッサ。 44.前記倍数が最初は8であり、前記倍数は前記カウントが8より小さくなっ たとき1に減少することを特徴とする請求項43に記載のマイクロプロセッサ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US540895P | 1995-10-06 | 1995-10-06 | |
US60/005,408 | 1995-10-06 | ||
PCT/US1996/016013 WO1997015001A2 (en) | 1995-10-06 | 1996-10-04 | Risc microprocessor architecture |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005240441A Division JP3955305B2 (ja) | 1995-10-06 | 2005-08-22 | 縮小命令セット・コンピュータ・マイクロプロセッサーの構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11513825A true JPH11513825A (ja) | 1999-11-24 |
JP3739797B2 JP3739797B2 (ja) | 2006-01-25 |
Family
ID=21715705
Family Applications (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51584897A Expired - Lifetime JP3739797B2 (ja) | 1995-10-06 | 1996-10-04 | 縮小命令セット・コンピューター・マイクロプロセッサーの構造 |
JP2005240441A Expired - Fee Related JP3955305B2 (ja) | 1995-10-06 | 2005-08-22 | 縮小命令セット・コンピュータ・マイクロプロセッサーの構造 |
JP2006276681A Expired - Lifetime JP4859616B2 (ja) | 1995-10-06 | 2006-10-10 | 縮小命令セット・コンピュータ・マイクロプロセッサーの構造 |
JP2008290229A Pending JP2009080827A (ja) | 1995-10-06 | 2008-11-12 | マイクロプロセッサシステム |
JP2009141967A Pending JP2009205698A (ja) | 1995-10-06 | 2009-06-15 | 縮小命令セット・コンピュータ・マイクロプロセッサーの構造 |
Family Applications After (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005240441A Expired - Fee Related JP3955305B2 (ja) | 1995-10-06 | 2005-08-22 | 縮小命令セット・コンピュータ・マイクロプロセッサーの構造 |
JP2006276681A Expired - Lifetime JP4859616B2 (ja) | 1995-10-06 | 2006-10-10 | 縮小命令セット・コンピュータ・マイクロプロセッサーの構造 |
JP2008290229A Pending JP2009080827A (ja) | 1995-10-06 | 2008-11-12 | マイクロプロセッサシステム |
JP2009141967A Pending JP2009205698A (ja) | 1995-10-06 | 2009-06-15 | 縮小命令セット・コンピュータ・マイクロプロセッサーの構造 |
Country Status (6)
Country | Link |
---|---|
US (6) | US20070271442A1 (ja) |
EP (1) | EP0870226B1 (ja) |
JP (5) | JP3739797B2 (ja) |
AT (1) | ATE241170T1 (ja) |
DE (1) | DE69628326D1 (ja) |
WO (1) | WO1997015001A2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7185176B2 (en) | 2002-06-03 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd, | Processor executing SIMD instructions |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US9892283B2 (en) | 2010-05-25 | 2018-02-13 | Via Technologies, Inc. | Decryption of encrypted instructions using keys selected on basis of instruction fetch address |
US8700919B2 (en) | 2010-05-25 | 2014-04-15 | Via Technologies, Inc. | Switch key instruction in a microprocessor that fetches and decrypts encrypted instructions |
US9798898B2 (en) | 2010-05-25 | 2017-10-24 | Via Technologies, Inc. | Microprocessor with secure execution mode and store key instructions |
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- 2006-10-10 JP JP2006276681A patent/JP4859616B2/ja not_active Expired - Lifetime
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2007
- 2007-07-26 US US11/881,284 patent/US20070271442A1/en not_active Abandoned
- 2007-07-26 US US11/881,283 patent/US20070271441A1/en not_active Abandoned
- 2007-10-31 US US11/981,237 patent/US20080091920A1/en not_active Abandoned
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- 2007-10-31 US US11/981,453 patent/US20080072021A1/en not_active Abandoned
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- 2008-11-12 JP JP2008290229A patent/JP2009080827A/ja active Pending
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JP2007042131A (ja) | 2007-02-15 |
JP3739797B2 (ja) | 2006-01-25 |
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JP2009080827A (ja) | 2009-04-16 |
EP0870226B1 (en) | 2003-05-21 |
US20080071991A1 (en) | 2008-03-20 |
US20080091920A1 (en) | 2008-04-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050222 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050523 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050704 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050822 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051104 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101111 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111111 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131111 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |