JP2003347930A

JP2003347930A - プログラマブル論理回路及びコンピュータシステム並びにキャッシュ方法

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Publication number: JP2003347930A
Application number: JP2002153586A
Authority: JP
Inventors: Hitoshi Koyanagi; 仁小柳; Kunio Nakano; 邦夫中野; Naoto Yamamoto; 直人山本; Tomonori Komasaka; 友則駒坂
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 2002-05-28
Filing date: 2002-05-28
Publication date: 2003-12-05
Anticipated expiration: 2022-05-28
Also published as: JP3952856B2

Abstract

(57)【要約】【課題】限られたハードウェアを活用し、マルチタスク
を含むさまざまなアプリケーションを高速に処理するこ
とができるプログラマブル論理回路及びコンピュータシ
ステム並びにキャッシュ方法の提供。【解決手段】書き換え可能領域が個別にアクセス可能な
複数のスロット１０に略等分割され、スロットの入出力
段に、スロットに書き込むハードウェアロジックと外部
のハードウェアやソフトウェアとの調停を行うスロット
入力制御部１１及びスロット出力制御部１２と、ハード
ウェアロジックの割り込み制御を可能とする割り込み制
御部１３と、各々のスロットの状態を示すステータス１
４とを備えるものであり、制御部で調停を取りながら、
各々のスロットにソフトウェアによって管理されるハー
ドウェアロジックを書き込むことにより、ソフトウェア
の実行中に必要となる処理をハード上で高速に処理する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラマブル論
理回路に関し、特に、小型化及び高速化を同時に達成可
能なプログラマブル論理回路及び該論理回路を含むコン
ピュータシステム並びにキャッシュ方法に関する。

【０００２】

【従来の技術】高速なコンピュータシステムを構成する
方法としては、大別して２つの方法がある。第１の方法
は、図８に示すように、複数のＣＰＵ２を設け、それら
を並列に動作させるマルチプロセッサ方式であり、第２
の方法は、図９に示すように、ＣＰＵ２の動作を支援す
ることにより、高速化を達成するものである。

【０００３】マルチプロセッサの代表例としては、並列
型のスーパーコンピュータや高性能なサーバー等が挙げ
られる。また最近では、ＪＡＶＡ（Ｒ）プロセッサを搭
載するケースや、ＤＳＰ（Digital Signaling Processo
r）を搭載するケースなど、特定のアプリケーションに
特化して性能を向上させることができるようなマルチプ
ロセッサシステムも提案されている。

【０００４】また、ＣＰＵ２の動作を支援する構成とし
ては、コプロセッサを搭載する構成やＡＳＩＣ（Applic
ation Specific Integrated Circuit）を搭載する構成
等がある。

【０００５】コプロセッサの代表例として、浮動小数点
演算を高速に行うＦＰＵ（Floating-point Processing
Unit）がある。このＦＰＵを用いることにより、ＣＰＵ
がハードで浮動小数点演算を行えず、ソフトウェアで処
理しなければならない場合に高速化が可能になる。他の
例としては、行列の演算を高速に行うためのベクトルコ
プロセッサがある。これは、行列演算などの規則的な演
算を高速に行うためのハードウェアを備えているもので
ある。このようなコプロセッサを用いることにより、科
学技術計算などで規則的な演算が大量に出てくる場合
に、ＣＰＵだけで処理するよりも高速に処理することが
可能になる。

【０００６】一方、ＡＳＩＣは、アプリケーションに特
化した機能の一部または全部をハードウェアで構成する
ことにより、高速動作を可能にするものであり、その代
表例としてゲートアレイが知られている。組み込み型の
システムでは、ＡＳＩＣを搭載することより高速でかつ
小型のシステム構築が可能になるが、このＡＳＩＣは、
アプリケーションに特化した機能を持つために、さまざ
まなアプリケーションに対応することができないという
欠点がある。

【０００７】この欠点を補うため、近年、ＦＰＧＡ（fi
eld Programmable Gate Array）やＰＬＤ（Programmabl
e logic device）等の書き換え可能な領域を備えるデバ
イス（以下、これらを総称してプログラマブル論理回路
と呼ぶ。）の開発が行われている（例えば、米国特許第
４，７００，１８７号）。このプログラマブル論理回路
は、図１０に示すように、ＬＵＴ（LookUp Table）８ａ
とフリップフロップ８ｂとで構成される基本セル８を配
列したものであり、ＬＵＴ８ａを書き換えることにより
内部のハードウェアロジックを変更することが出来る。
従って、アプリケーションに応じてハードウェアロジッ
クを書き換えることができることから、特殊な用途やサ
イクルの短い機器等の制御デバイスとして利用されてい
る。

【０００８】

【発明が解決しようとする課題】一般にコンピュータシ
ステムの高速化を図るには、多くのハードウェアを使用
すればよい。例えば、図８のマルチプロセッサシステム
では、ＣＰＵ２の個数を増やすほど、全体のパフォーマ
ンスは向上する。また、図９のコプロセッサやＡＳＩＣ
を搭載するシステムでは、より多くのＣＰＵ２の仕事を
肩代わりすることができるようなハードウェアを構成す
れば、全体のパフォーマンスは向上する。しかしなが
ら、このような方法ではシステムを構成する部品数が増
えるため、システムの高価格化と大規模化を招いてしま
う。また、これらのシステムでは、ハードウェアが提供
する機能が限定的なものであるために、さまざまなアプ
リケーションに対応できる機能を提供することができな
い。

【０００９】一方、図１０に示すプログラマブル論理回
路では、アプリケーションで必要となる複数の処理の回
路情報を予めメモリに格納しておき、必要に応じてメモ
リから読み出して書き換え可能領域に書き込むことによ
り、その時点で必要となる回路を生成することが可能で
ある。従って、この方法では、回路規模の小さなプログ
ラマブル論理回路を用いて、その回路規模以上の回路を
実現することができ、コンピュータシステムの小型化と
低コスト化を実現することが可能となる。しかしなが
ら、単一の書き換え可能領域からなるプログラマブル論
理回路では、ある時間で見た場合には一つのアプリケー
ションに特化しており、マルチタスクで動作するコンピ
ュータに比べて高速化に限界がある。

【００１０】そこで、マルチタスクを実現するために、
複数のプログラマブル論理回路を並設し、各々を独立し
て駆動させる構成とすることも可能であるが、この構成
ではマルチプロセッサシステムと同様にシステムの高価
格化と大規模化を招き、また、プログラマブル論理回路
同士を結ぶ配線が複雑になるために結果として処理が遅
くなってしまう。

【００１１】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、限られたハードウェア
を活用し、マルチタスクを含むさまざまなアプリケーシ
ョンを高速に処理することができるプログラマブル論理
回路及びコンピュータシステム並びにキャッシュ方法を
提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明のプログラマブル論理回路は、所定のデータ
サイズの複数のスロットに分割された書き換え可能なロ
ジック部を備え、各々の前記スロットが独立して書き換
え可能に制御されるものである。

【００１３】本発明においては、前記複数のスロットが
略等しいデータサイズに分割されていることが好まし
い。

【００１４】また、本発明においては、前記スロットの
入出力段に、前記スロットに書き込まれたハードウェア
ロジックと外部のハードウェア又はソフトウェアとの調
停を行う制御手段を備える構成とすることができる。

【００１５】また、本発明においては、前記スロットの
出力段に、前記スロットに書き込まれたハードウェアロ
ジックからの割り込み信号をプロセッサに通知する割り
込み制御手段を備える構成とすることもできる。

【００１６】また、本発明においては、前記スロット及
び前記制御手段に、ハードウェアロジックが書き込まれ
ていない前記スロット、又は、書き換えが行われている
前記スロットを論理的に切り離す手段を備える構成とす
ることもできる。

【００１７】また、本発明のハードウェアロジックは、
上記スロットのデータサイズに適合して構成されている
ものであり、前記ハードウェアロジックは一定のアドレ
ス空間を持ち、ソフトウェアからアクセス可能に構成さ
れることが好ましい。

【００１８】本発明においては、前記ハードウェアロジ
ックは、データ又はファイルの形でソフトウェアから参
照可能に管理され、該ソフトウェアにより前記スロット
に定義されることが好ましい。

【００１９】また、本発明のコンピュータシステムは、
上記プログラマブル論理回路と、プロセッサと、メモリ
とを少なくとも備えるものである。

【００２０】本発明においては、アドレス空間が、各々
の前記スロットに対応して割り当てられ、アドレスによ
り、上記ハードウェアロジックが個別にアクセス可能と
されることが好ましい。

【００２１】また、本発明においては、前記コンピュー
タシステムに、前記ハードウェアロジックと前記スロッ
トの容量又は該スロットに割り当てられたアドレス空間
とを比較する手段を備え、該手段により、前記ハードウ
ェアロジックが前記スロットの容量又は該スロットに割
り当てられたアドレス空間よりも大きい場合に、複数の
前記スロットに対して前記ハードウェアロジックの書き
込みが行われる構成とすることができる。

【００２２】また、本発明においては、各々の前記スロ
ットに挿入されている前記ハードウェアロジックの履歴
情報を記憶する手段と、該履歴情報を参照して追い出し
可能なスロットを選択する手段とを備え、該手段によ
り、新たなハードウェアロジックと前記スロットに書き
込まれている前記ハードウェアロジックとの書き換えが
行われる構成とすることもできる。

【００２３】また、本発明のハードウェアのキャッシュ
方法は、プログラマブル論理回路の書き換え可能なロジ
ック部を略等しいデータサイズの複数のスロットに分割
し、スロット番号を前記スロットに対して割り当て、前
記スロット番号に対応する前記ロジック部の領域に対し
て、データ又はファイルの形でソフトウェアから参照さ
れるハードウェアロジックを順次書き込むものである。

【００２４】このように、本発明の構成によれば、略等
しいデータサイズに分割された複数のスロットに、ソフ
トウェアの管理下に置かれたハードウェアロジックが、
調停手段、割り込み手段、切り離し手段によって制御さ
れて、必要に応じて書き込まれるため、アプリケーショ
ンで必要な処理をハード上で高速に処理することができ
る。

【００２５】また、スロットに書き込んだハードウェア
ロジックの登録情報や使用情報等の履歴情報を参照し
て、新たなハードウェアロジックと既に書き込まれてい
るハードウェアロジックとが比較され、優先順位の低い
ハードウェアロジックが順次追い出されるため、ハード
ウェア資源を有効に利用することができ、スロット不足
による処理の遅延を防止することができる。

【００２６】

【発明の実施の形態】本発明に係るプログラマブル論理
回路は、好ましい一実施の形態において、書き換え可能
領域が個別にアクセス可能な複数のスロットに略等分割
され、スロットの入出力段に、スロットに書き込むハー
ドウェアロジックと外部のハードウェアやソフトウェア
との調停を行うスロット入力制御部及びスロット出力制
御部と、ハードウェアロジックの割り込み制御を可能と
する割り込み制御部と、各々のスロットの状態を示すス
テータスとを備えるものであり、この制御部で調停を取
りながら、各々のスロットにソフトウェアによって管理
されるハードウェアロジックを書き込むことにより、ソ
フトウェアの実行中に必要となる処理をハード上で高速
に処理することができ、システム全体の規模を大きくす
ることなく、様々なアプリケーションに対応することが
できる汎用的なコンピュータシステムを提供することが
できる。

【００２７】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の一実施例に係るプログラマ
ブル論理回路及びコンピュータシステム並びにキャッシ
ュ方法について、図１乃至図７を参照して説明する。図
１は、プログラマブル論理回路を含むコンピュータシス
テムの基本構成を示す図であり、図２は、各々のスロッ
トの入出力インターフェース構成を示す図である。又、
図３は、ハードウェアロジックの管理形態を示す図であ
り、図４は、アドレス空間の分割例を示す図である。
又、図５は、ハードウェアロジックのリプレースの様子
を示す図であり、図６及び図７は、ハードウェアロジッ
クの書き換え処理の手順を示すフロー図である。

【００２８】まず、本発明の基本概念について説明す
る。

【００２９】ソフトウェアの高速化手段としてキャッシ
ュがある。キャッシュは、ソフトウェアのプログラムや
データを高速にアクセスできる場所（例えば、キャッシ
ュメモリ）に置くことにより、高速化を図る技術であ
る。本発明の基本的な考え方は、プログラムやデータで
はなく、ハードウェアの機能をキャッシュする方法を提
案するものである。

【００３０】そのための構成について図１を参照して説
明する。本発明の一実施例に係るコンピュータシステム
は、書き換え可能領域を含むプログラマブル論理回路１
と、ＣＰＵ等のプロセッサ２と、メモリ３とがＰＣＩ等
のバス４によって接続され、プログラマブル論理回路１
には、所定のデータサイズ（データ幅）、数量に分割さ
れた複数のスロット１０からなる書き換え可能領域と、
各々のスロット１０に書き込まれたハードウェアロジッ
クと外部のハードウェアやソフトウェアとの調停を行う
スロット入力制御部１１及びスロット出力制御部１２
と、ハードウェアロジックの割り込み制御を行う割り込
み制御部１３と、各々のスロット１０の状態を示すステ
ータス１４とを備えている。

【００３１】なお、図の構成は本発明のコンピュータシ
ステムの基本的な構成であり、プロセッサ２やメモリ３
が複数接続されていてもよく、コプロセッサ等のＣＰＵ
の動作を支援する回路が接続されていてもよい。また、
図ではプログラマブル論理回路１とＣＰＵ２とメモリ３
とを別ＩＣ（ＬＳＩ）として記載しているが、実際の構
成では、これらが一つのシステムＬＳＩ内に含まれる場
合もある。以下では、便宜的にプログラマブル論理回路
１をＣＰＵ２及びメモリ３と切り離して説明するが、プ
ログラマブル論理回路１には、書き換え可能な領域に入
出力制御部や割り込み制御部を備えた構造、更にプロセ
ッサ２やメモリ３等を含むコンピュータシステム全体の
いずれの構造も含まれるものとする。

【００３２】まず、本発明では、高速化を実現する方法
として、複数のプログラマブル論理回路１を設けるので
はなく、１つのプログラマブル論理回路１の書き換え可
能領域を複数のスロット１０という単位に分割すること
を特徴としている。このスロット１０は、図２に示すよ
うなインターフェース信号によって機能する独立した領
域であり、各々のスロット１０には自由にハードウェア
機能を定義することができる。

【００３３】インターフェース信号は、スロット入力制
御部１１を介して入力される入力側インターフェース信
号（Address、Data_in、Control_in）と、スロット出力
制御部１２又は割り込み制御部１３に出力される出力側
インターフェース信号（Data_out、Control_out、Inter
rupt）とがあり、各々は以下に示す役割を果たす。

【００３４】・Address：１ビット又は複数ビット（ス
ロット共通のビット数）からなり、このAddress信号に
より、スロット１０内部に埋め込まれる論理にＣＰＵ２
又はソフトウェアがアクセスすることができる、・Data_in：スロット１０内部の論理に対する入力デー
タであり、例えば、３２ビット等の共通のビット数を持
つ、・Control_in：１ビット又は複数ビットからなり、スロ
ットを制御するための制御信号である。例えば、Adores
s信号と同期してスロット内部の論理に対して、ReadやW
riteを行う、・Data_out：スロット１０外部に対して演算結果などを
出力するパスであり、例えば、３２ビット等の共通のビ
ット数を持つ、・Control_out：スロット１０内部の論理が外部の論理
に対して要求等を通知するための出力信号である、・(Interrupt)：オプションとして設けられるもので、
ＣＰＵ２又はソフトウェアに、演算の終了通知などを行
うための割り込み信号である。

【００３５】なお、図では、スロット１０を３つに分割
している例を示しているが、分割数や各々のスロット１
０のデータサイズ（データ幅）は任意であり、スロット
１０に書き込まれるハードウェアロジックのデータ幅や
マルチタスクで処理する論理の数、コンピュータシステ
ム全体の規模や性能等を勘案して設定することができ
る。但し、スロット１０のデータ幅が各々異なる場合、
ハードウェアロジックのデータ幅を考慮して書き込むべ
きスロット１０を選択しなければならず、ハードウェア
ロジックの書き換えが煩雑になる可能性があるため、本
発明のプログラマブル論理回路１を汎用性の高いシステ
ムとするためには、スロット１０は略等しいデータサイ
ズに等分割することが好ましい。

【００３６】次に、分割された各々のスロット１０にハ
ードウェアロジックを書き込むが、このハードウェアロ
ジックは、図３に示すように、ファイル又はデータの形
としてソフトウェア５の管理下に置き、ソフトウェア５
の実行中にスロット１０への定義・リプレースが出来る
ようにする。

【００３７】ここで、スロット１０は固定のビット数の
アドレスやデータ幅を持つため、ハードウェアロジック
６によっては空間やデータ幅が足りない場合もある。そ
の場合には、複数のスロット１０を使用することにより
解決することができる。例えば、スロットが３２ビット
のデータ幅を持ち、６４ビットのハードウェアロジック
６を入れたい場合には２つのスロット１０を使用すれば
よい。

【００３８】なお、ハードウェアロジック６に関しても
そのデータサイズ（データ幅）は任意であるが、データ
幅が大きすぎると一度に多くのスロット１０を占有する
ことになり、他のハードウェアロジック６の処理に支障
をきたす場合もある。また、各々のハードウェアロジッ
ク６のデータサイズが違いすぎると、他のハードウェア
ロジック６との入れ替えができない場合も生じる。従っ
て、各々のハードウェアロジック６はスロット１０の容
量を考慮して構成されることが好ましい。

【００３９】このハードウェアロジック６は独立に動作
可能な部分であり、メモリ３へのアクセスやＣＰＵ２等
のプロセッサとのアクセスは独自に行うことができるよ
うにする必要がある。そこで、プロセッサ２から個別に
アクセスすることが出来るようにするために、例えば、
図４に示すように、アドレスの空間を分割し、アドレス
（Slot1 offset等）を用いて個別制御が出来るようにし
ている。

【００４０】また、本発明の構造では、各ハードウェア
ロジック６が個別に動作を行うので、外部のハードウェ
アやソフトウェアとの調停を行う必要がある。そこで、
プログラマブル論理回路１内にスロット入力制御部１
１、スロット出力制御部１２等の調停ロジックを設け、
これにより外部のハードウェアやソフトウェア等との全
体の調整を行う。また、指定された処理の終了通知や内
部ステータスの変化などを通知するため、各スロット１
０からの割り込み要求を受け付け、ＣＰＵ２へ割り込み
を通知する割り込み制御部１３を搭載している。なお、
このスロット入力制御部１１、スロット出力制御部１
２、割り込み制御部１３は、書き換え可能領域にプログ
ラマブルに形成しても、書き換え可能領域外部に固定ロ
ジックとして形成してもよい。

【００４１】また、各々のスロット１０は個別に書き換
え可能であるが、あるスロットが書き換えを行っている
間は、他のスロットは動作している必要がある。このた
め、各スロット及びその調停ロジック（スロット入力制
御部１１及びスロット出力制御部１２）には、書き換え
中のスロット１０を論理的に切り離すロジック（図示せ
ず）を搭載している。

【００４２】更に、本発明のプログラマブル論理回路１
は、ハードウェアのキャッシュであるので、不必要にな
ったハードウェアロジック６の追い出しが必要である。
そこで、本発明では、各ハードウェアロジック６がどの
スロット１０に入り、いつ使用されたか等の履歴をと
り、その履歴情報から追い出すべきハードロジックを選
択できるようにしている。

【００４３】具体的に説明すると、図５に示すように、
スロット（１）に音楽プレーヤー、スロット（２）にペ
イントツール、スロット（３）にゲーム１のハードウェ
アロジック６が書き込まれおり、各々のハードウェアロ
ジック６が図の塗りつぶし領域で使用されているとする
と、スロット（１）の音楽プレーヤーのハードウェアロ
ジック６は一旦使用された後、使用されない状態が続い
ているため、スロット（１）から追い出しても問題ない
と考えられる。そこで、新たなハードウェアロジック６
が要求された時点（図の矢印の時点）で音楽プレーヤー
を追い出し、代わりにゲーム２をリプレースしている。

【００４４】このように、各々のスロット１０に書き込
まれたハードウェアロジック６の書き込み時期、使用頻
度、不使用期間等の履歴情報と、スロット１０の残数や
処理が予定されている論理数等を勘案して、使用される
可能性の低いハードウェアロジックを適宜追い出すこと
により、スロット１０の空きを確保し、次のハードウェ
アロジック６の書き込みに対して待ち時間が生じないよ
うにして処理の遅延を防止している。

【００４５】以上説明したように、ハードウェアの機能
をキャッシュするために、書き換え可能な領域を汎用的
なデータサイズ、数量のスロット１０に分割し、各々の
スロット１０に書き込まれたハードウェアロジック６と
外部のハードウェア又はソフトウェアとの調停を行うた
めのスロット入力制御部１１、スロット出力制御部１
２、割り込み制御部１３、切り離しロジックを設けるこ
とにより、ソフトウェアの管理下に置かれたハードウェ
アロジック６を、必要に応じてスロット１０に書き込ん
で機能させることができるため、複数のプログラマブル
論理回路を設ける場合のようにシステム全体の規模を拡
大することなく、高速処理を実現することができる。

【００４６】また、各スロット１０に書き込まれたハー
ドウェアロジック６の使用状況を監視し、履歴情報を参
照して、ハードウェアロジックをスロット１０から追い
出しているため、次のハードウェアロジック６を書き込
むべきスロット１０がなく処理が滞るという問題を防止
し、システム全体としての処理の高速化を図っている。

【００４７】次に、上記構成のプログラマブル論理回路
１にハードウェアロジック６を書き込む手順について具
体的に説明する。

【００４８】本発明のプログラマブル論理回路１は、上
述したようにハードウェアをキャッシュするものであ
り、アプリケーション側からの要求（例えば、関数コー
ル）が送信されてから、この要求に対応するハードウェ
アロジック６を空きスロット１０に書き込んでハード上
で処理し、その処理結果をアプリケーションに返送す
る。そこで、アプリケーションとプログラマブル論理回
路１とを仲介する手段が必要となるが、ここでは、この
制御をハードマクロライブラリ管理部により行ってい
る。

【００４９】このハードマクロライブラリ管理部は、ス
ロット１０に入れるハードウェアロジック６をライブラ
リとして持ち、アプリケーション側からの要求により、
必要なハードウェアロジック６をスロット１０に挿入
し、動作させるソフトウェアであり、このソフトウェア
がＣＰＵ２やプログラマブル論理回路部１のスロット入
力制御部１１やスロット出力制御部１２、ステータス１
４にアクセスしてハードウェアロジック６の書き換え制
御を行う。

【００５０】以下、アプリケーションとハードマクロラ
イブラリ管理部とプログラマブル論理回路部１とで行わ
れる処理を図６及び図７に基づいて説明する。まず、図
６に示すように、アプリケーション（例えば、画像処理
プログラム）の動作において、画像処理関数等の演算が
必要になった場合、アプリケーションはハードマクロラ
イブラリ管理部に対して関数コールを行う。この関数コ
ールに対して、ハードマクロライブラリ管理部では、ハ
ードウェアロジック６の登録情報を参照して、この関数
の演算を行うハードウェアロジック６が既にスロット１
０に挿入されているか否かを調査する。

【００５１】そして、対応するハードウェアロジックが
スロット１０に挿入されていない場合は、ハードマクロ
ライブラリ管理部は、プログラマブル論理回路１のステ
ータス１４にアクセスして各々のスロット１０の状態を
調べ、スロット１０に空きがあるか否かを確認する。

【００５２】ここで、スロット１０に空きがない場合
は、新たなハードウェアロジック６を書き込むことがで
きないため、関数の演算ができずに処理が滞ってしまう
が、本発明のプログラマブル論理回路１では、各々のス
ロット１０に書き込まれているハードウェアロジックの
履歴情報を参照して、使用されていないハードウェアロ
ジックが適宜追い出されるため、スロット１０の空きを
確保することができ、処理が滞るという問題を回避して
いる。

【００５３】次に、スロット１０に空きがあることを確
認したら、ハードマクロライブラリ管理部は、ライブラ
リの中から対応するハードウェアロジック６を取り出
し、スロット入力制御部１１を介して図２に示す入力イ
ンターフェース信号により、該スロット１０に書き込み
を開始する。その際、ハードウェアロジック６とスロッ
ト１０の容量とが比較され、例えば、ハードウェアロジ
ック６のデータ幅がスロット１０のデータ幅より大きい
場合は、複数のスロット１０に対して書き込みを行う。
また、書き込み中は他のスロット１０の動作に支障が生
じないように、スロット１０及び調停ロジック（スロッ
ト入力制御部１１及びスロット出力制御部１２）に設け
た切り離しロジックにより、書き込み中のスロット１０
を論理的に切り離す。そして、スロット出力制御部１２
は、スロット１０への書き込みが終了したら書き込み終
了信号をハードマクロライブラリ管理部に送出する。

【００５４】次に、ハードマクロライブラリ管理部は、
スロット入力制御部１１を介してスロット１０のContro
l inに制御信号を送り処理の起動を命令すると共に、Da
ta inに関数の演算に必要なデータを送る。そして、プ
ログラマブル論理回路１では、ハードウェアロジック６
により関数の演算を行い、演算が終了したらData outか
らハードマクロライブラリ管理部に演算結果を送ると共
に、interruptから割り込み制御部１３を介してＣＰＵ
２に割り込み信号を送り、演算が終了したことを通知す
る。そして、ハードマクロライブラリ管理部はその演算
結果をアプリケーションに送って一連の処理が終了す
る。

【００５５】上記フローは関数コールに対応するハード
ウェアロジック６がスロット１０に挿入されていない場
合の手順であるが、関数を演算するハードウェアロジッ
ク６が既にスロット１０に挿入されている場合には、図
７に示すように、ハードマクロライブラリ管理部は、ス
テータス１４にスロット１０の空き状態を確認すること
なく、スロット入力制御部１１を介してスロット１０の
Control inに制御信号を送り処理の起動を命令すると共
に、Data inに関数の演算に必要なデータを送る。

【００５６】そして、プログラマブル論理回路１では、
ハードウェアロジックにより関数の演算を行い、演算が
終了したらData outからハードマクロライブラリ管理部
に演算結果を送ると共に、interruptから割り込み制御
部１３を介してＣＰＵ２に割り込み信号を送り、演算が
終了したことを通知する。そして、ハードマクロライブ
ラリ管理部はその演算結果をアプリケーションに送って
一連の処理が終了する。

【００５７】このように、本発明のプログラマブル論理
回路１では、アプリケーションから関数コールがあった
場合に、自動的に、該関数の演算を行うハードウェアロ
ジック６がスロット１０に挿入されているか、スロット
１０に空きがあるかが調査され、挿入されていない場合
に該ハードウェアロジック６がスロット１０に書き込ま
れ、ハード上で演算を行って演算結果が返送されるた
め、関数コールに対して迅速かつ円滑な処理を行うこと
ができる。

【００５８】

【発明の効果】以上説明したように、本発明のプログラ
マブル論理回路及びコンピュータシステム並びにキャッ
シュ方法によれば、下記記載の効果を奏する。

【００５９】本発明の第１の効果は、システム全体の規
模を大きくすることなく、マルチタスクを含む処理を高
速に行うことができることができる。

【００６０】その理由は、書き換え可能領域を複数のス
ロットに分割し、ソフトウェアで管理されたハードウェ
アロジックを必要に応じてスロットに書き込んで処理を
行うため、書き換え可能領域を効率的に利用することが
できるからである。また、スロット入力制御部やスロッ
ト出力制御部等の調停手段や割り込み制御部を用いて外
部のハードウェアやソフトウェアと調停するため、相互
の処理を円滑に実行することができるからである。

【００６１】また、本発明の第２の効果は、汎用的なプ
ログラマブル論理回路を構築することができるというこ
とである。

【００６２】その理由は、書き換え可能領域を複数のス
ロットに分割するに際して、スロットのデータ幅や分割
数を一般的なハードウェアロジックに合わせて設定し、
また、スロットよりも大きなハードウェアロジックを書
き込む場合は、複数のスロットに書き込むことができる
ため、どのようなハードウェアロジックにも対応するこ
とができるからである。

【００６３】また、本発明の第３の効果は、処理の遅延
を防止し、演算要求に対して迅速に対応することができ
るということである。

【００６４】その理由は、各々のスロットに書き込まれ
たハードウェアロジックの履歴情報を参照して、使用さ
れていないハードウェアロジックの追い出しを行ってい
るため、スロットの占有を防止し、書き込み待ちの発生
を防止することができるからである。

【図面の簡単な説明】

【図１】本発明の一実施例に係るコンピュータシステム
の基本構成を示すブロック図である。

【図２】本発明の一実施例に係るプログラマブル論理回
路を構成するスロットのインターフェース構成を示す図
である。

【図３】スロットに書き込まれるハードウェアロジック
の管理形態を示す図である。

【図４】本発明の一実施例に係るプログラマブル論理回
路のスロットに対するアドレス空間の分割例を示す図で
ある。

【図５】ハードウェアロジックのリプレース動作を示す
図である。

【図６】本発明の一実施例に係るプログラマブル論理回
路にハードウェアロジックを書き込む手順を示すフロー
図である。

【図７】本発明の一実施例に係るプログラマブル論理回
路にハードウェアロジックを書き込む手順を示すフロー
図である。

【図８】従来のマルチプロセッサシステムの基本構成を
示す図である。

【図９】従来のプロセッサ支援システムの基本構成を示
す図である。

【図１０】従来のプログラマブル論理回路の基本構成を
示す図である。

【符号の説明】

１プログラマブル論理回路２ＣＰＵ３メモリ４バス５ソフトウェア６ハードウェアロジック７コプロセッサ又はＡＳＩＣ８単位セル８ａＬＵＴ８ｂフリップフロップ１０スロット１１スロット入力制御部１２スロット出力制御部１３割り込み制御部１４ステータス

───────────────────────────────────────────────────── フロントページの続き (72)発明者山本直人東京都八王子市石川町2970番地コニカ株式会社内 (72)発明者駒坂友則東京都八王子市石川町2970番地コニカ株式会社内Ｆターム(参考） 5B076 EB02 5J042 BA01 BA09 BA11 CA00 CA20 DA03

Claims

【特許請求の範囲】

【請求項１】所定のデータサイズの複数のスロットに分
割された書き換え可能なロジック部を備え、各々の前記
スロットが独立して書き換え可能に制御されることを特
徴とするプログラマブル論理回路。
【請求項２】前記複数のスロットが略等しいデータサイ
ズに分割されていることを特徴とする請求項１記載のプ
ログラマブル論理回路。
【請求項３】前記スロットの入出力段に、前記スロット
に書き込まれたハードウェアロジックと外部のハードウ
ェア又はソフトウェアとの調停を行う制御手段を備える
ことを特徴とする請求項１又は２に記載のプログラマブ
ル論理回路。
【請求項４】前記スロットの出力段に、前記スロットに
書き込まれたハードウェアロジックからの割り込み信号
をプロセッサに通知する割り込み制御手段を備えること
を特徴とする請求項１乃至３のいずれか一に記載のプロ
グラマブル論理回路。
【請求項５】前記スロット及び前記制御手段に、ハード
ウェアロジックが書き込まれていない前記スロット、又
は、書き換えが行われている前記スロットを論理的に切
り離す手段を備えることを特徴とする請求項３又は４に
記載のプログラマブル論理回路。
【請求項６】請求項１乃至５のいずれか一に記載の前記
スロットのデータサイズに適合して構成されていること
を特徴とするハードウェアロジック。
【請求項７】前記ハードウェアロジックは所定のアドレ
ス空間を持ち、ソフトウェアからアクセス可能に構成さ
れることを特徴とする請求項６記載のハードウェアロジ
ック。
【請求項８】前記ハードウェアロジックは、データ又は
ファイルの形でソフトウェアから参照可能に管理され、
該ソフトウェアにより前記スロットに定義されることを
特徴とする請求項６又は７に記載のハードウェアロジッ
ク。
【請求項９】請求項１乃至５のいずれか一に記載のプロ
グラマブル論理回路と、プロセッサと、メモリとを少な
くとも備えることを特徴とするコンピュータシステム。
【請求項１０】アドレス空間が、各々の前記スロットに
対応して割り当てられ、アドレスにより、請求項７又は
８に記載のハードウェアロジックが個別にアクセス可能
とされることを特徴とする請求項９記載のコンピュータ
システム。
【請求項１１】前記コンピュータシステムに、前記ハー
ドウェアロジックと前記スロットの容量又は該スロット
に割り当てられたアドレス空間とを比較する手段を備
え、該手段により、前記ハードウェアロジックが前記ス
ロットの容量又は該スロットに割り当てられたアドレス
空間よりも大きい場合に、複数の前記スロットに対して
前記ハードウェアロジックの書き込みが行われることを
特徴とする請求項９又は１０に記載のコンピュータシス
テム。
【請求項１２】各々の前記スロットに挿入されている前
記ハードウェアロジックの履歴情報を記憶する手段と、
該履歴情報を参照して追い出し可能なスロットを選択す
る手段とを備え、該手段により、新たなハードウェアロ
ジックと前記スロットに書き込まれている前記ハードウ
ェアロジックとの書き換えが行われることを特徴とする
請求項９乃至１１のいずれか一に記載のコンピュータシ
ステム。
【請求項１３】プログラマブル論理回路の書き換え可能
なロジック部を略等しいデータサイズの複数のスロット
に分割し、スロット番号を前記スロットに対して割り当
て、前記スロット番号に対応する前記ロジック部の領域
に対して、データ又はファイルの形でソフトウェアから
参照されるハードウェアロジックを順次書き込むことを
特徴とするハードウェアのキャッシュ方法。
【請求項１４】前記ハードウェアロジックと前記スロッ
トの容量又は該スロットに割り当てられたアドレス空間
とを比較し、前記ハードウェアロジックが、前記スロッ
トの容量又は該スロットに割り当てられたアドレス空間
よりも大きい場合に、複数の前記スロットに対して前記
ハードウェアロジックを書き込むことを特徴とする請求
項１３記載のキャッシュ方法。
【請求項１５】前記スロットの入出力段に設けた制御手
段により、前記スロットに書き込まれたハードウェアロ
ジックと外部のハードウェア又はソフトウェアとの調停
を行うことを特徴とする請求項１３又は１４に記載のキ
ャッシュ方法。
【請求項１６】前記ハードウェアロジックの割り込み信
号を前記スロットに設けた割り込みポートに割り付け、
前記スロットの出力段に設けた割り込み制御手段によ
り、該割り込み制御手段が設定する優先順位に従ってプ
ロセッサに割り込みを通知することを特徴とする請求項
１３乃至１５のいずれか一に記載のキャッシュ方法。
【請求項１７】前記スロット及び前記制御手段に設けた
切り離し手段により、ハードウェアロジックが書き込ま
れていない前記スロット、又は、書き換えが行われてい
る前記スロットを論理的に分離することを特徴とする請
求項１３乃至１６のいずれか一に記載のキャッシュ方
法。
【請求項１８】前記スロットの個数以上のハードウェア
ロジックを挿入する場合に、各々の前記スロットに挿入
されている前記ハードウェアロジックの履歴情報を参照
して、使用する可能性の低いスロットを選択し、該選択
されたハードウェアロジックの追い出しを行うことを特
徴とする請求項１３乃至１７のいずれか一に記載のキャ
ッシュ方法。