JPH11511610A - ３−ウェイバイトインタリーブｅｃｃを備えるビットインタリーブ率１６／１７変調コード - Google Patents

Abstract

(57)【要約】 変調方法は、以下のステップにより、３−ウェイＥＣＣインタリーブを有するユーザデジタルデータバイトをデータ転送チャネルを通じて転送するための率１６／１７（ｄ＝０，Ｇ＝７／Ｉ＝１１）変調コードを発生する。予め定められた態様でバイトの順序を再配置するためユーザデータバイトをシャッフルし、Ａ_iＢ_iバイト対を出力するステップと、予め定められた率８／９変調コードによりＡ_iＢ_iバイト対のＡ_iバイトの８ビットをエンコードし、９つのコードビットａ０−ａ８を生成するステップと、予め定められたビットごとのインタリーブパターンにより、各Ａ_iバイトの９つのコードビットａ０−ａ８を各Ｂ_iバイトの８つのエンコードされていないビットによりインタリーブして、率１６／１７変調コードを発生するステップとである。この変調方法のための好ましいコードおよび回路も説明される。

Description

【発明の詳細な説明】 ３−ウェイバイトインタリーブＥＣＣを備える ビットインタリーブ率１６／１７変調コード 発明の分野 この発明は、チャネル変調コードおよび方法に関する。より特定的には、この 発明は低オーバーヘッドの３−ウェイインタリーブＥＣＣと両立可能な率１６／ １７のチャネルコードに関する。 発明の背景 エンコードされ記録される特定のユーザ情報のデータパターンに鑑みてデータ トラック内で磁束遷移をより均一に分布させるため、磁気記録チャネル内で変調 コードが使用されてきた。特定的には、部分応答信号化最大尤度検出（ＰＲＭＬ ）データ記録および再生チャネル、決定フィードバック等化（ＤＦＥ）チャネル および固定遅延ツリー探索（ＦＤＴＳ）チャネル内で、ランレングス限定（ＲＬ Ｌ）変調コードが使用されている。 磁気データ記憶装置のための、関連のある部分応答チャネルは、（１−Ｄ）デ コードチャネル、ＰＲ４（１−Ｄ²）チャネルおよびＥＰＲ４（１＋Ｄ−Ｄ²−Ｄ³ ）チャネルを含む。これらのシステムにおいては、記録媒体から再生されるユ ーザデータの最大尤度検出を達成するため、ビタビ復号器がよく用いられる。Ｐ ＲＭＬデータ記録および再生チャネルのための変調コードは、タイミング／利得 ループの信頼性およびビタビ復号器のパスメモリに対して、コードの効率の釣合 いをとるように選択される。 同時に、磁気記録チャネルからの再生として受け取られるデータストリーム内 のエラーのバーストを検出し、位置付けかつ訂正するため、エラー訂正コード（ ＥＣＣ）技術が用いられる。ＥＣＣを行なうため、エンコーディング、プリコー ディングおよび記録の前に、エンコードされていないデータストリームにエンコ ードプロセスによってＥＣＣ剰余バイトが付け加えられる。ポストコーディング および変調デコーディングに続く再生の間に、各ＥＣＣインタリーブ内でエラー に関してこの剰余バイトがチェックされる。もし１つまたは複数のバーストエ ラーが存在すると判断されれば、エラーバーストを位置付け訂正するためＥＣＣ プロセスによって剰余バイトが使用される。ＥＣＣ剰余バイトの数は、インタリ ーブの数、セクタ長またはブロック長、および（複数のデータインタリーブにま たがるエラーなどの）多数のバーストエラーを位置付け訂正するＥＣＣプロセス の強固さの関数である。興味のある読者は、ピーターソン（Peterson）およびウ ェルドン（Weldon）の『エラー訂正コード（Error-Correcting Codes）』第２版 、ＭＩＴ出版、マサチューセッツ州ケンブリッジ、１９７２年および共通の譲受 人に譲渡される、「組込デジタルコントローラを備えるオンザフライエラー訂正 （On-The-Fly Error Correction With Embedded Digital Controller）」と題さ れるピーターソンらの米国特許第５，２４１，５４６号を参照されたく、これら の開示はここに引用により援用される。この特許は、インタリーブ１およびイン タリーブ２が各々たとえば１７１データバイトを含みインタリーブ３がたとえば １７０データバイトを含む、３つのＥＣＣインタリーブに、たとえば５１２バイ トのユーザデータブロックを分割することを説明している。このＥＣＣインタリ ーブ１はたとえばバイト［１］、［４］、［７］、［１０］などを含み、インタ リーブ２はたとえばバイト［２］、［５］、［８］、［１１］などを含み、イン タリーブ３はたとえばバイト［３］、［６］、［９］、［１２］などを含む。実 質的に、各インタリーブはそれ自身の剰余バイトを有するそれ自身のエラー訂正 チャネルとなる。ＥＣＣプロセスにおいてインタリーブを用いることにより、Ｅ ＣＣシンボル長が短く（たとえば５１２バイトが１７１または１７０バイトに） なり、これによって、エラー訂正プロセスの複雑性が減じられ、ハードウェア／ ファームウェアの実現が簡素化され、訂正の実行が速くなり、３バイトまでの単 一のバーストエラー長に対処する。 たとえば、図１はＥＣＣを含む従来のＰＲＭＬ磁気記録チャネルを図示する。 入来ユーザデータバイトのストリーム１２は、各データブロックの終りに各イン タリーブに対する剰余バイトを付け加えるＥＣＣエンコーダ１４内で、ＥＣＣエ ンコードされる。１９９５年６月６日に発行され、「オンザフライリードソロモ ン誤り訂正コードのためのクロスチェック（Cross-Checking for On-The-Fly Re ed Solomon Error Correction Code）」と題された共通の譲受人に譲渡される米 国特許第５，４２２，８９５号に説明される目的のために、ＥＣＣエンコーダ１ ４によってクロスチェックバイトも付け加えられてもよく、この開示はここに引 用により援用される。次に各データブロックは、エンコーダ１６によって、たと えば率８／９コードなどの所望の変調コードによりエンコードされる。次に部分 応答クラスIV（ＰＲ４）などの予め定められたスペクトルにデータを適合させる ため、プリコーダ１８がデータをプリコードする。エンコードおよびプリコード されたブロックは次にデジタル飽和記録によって磁気記憶媒体２０に記録される 。 再生の間、アナログデジタル変換プロセス２２によってアナログデータはロウ パスフィルタリングされかつサンプリングされ、そしてアナログおよび／または デジタルフィルタリング２４によりＰＲ４スペクトルに等化される。ＰＲ４が存 在するためデータは本質的にインタリーブされ、セレクタ２６は等化されたサン プルを２つのビタビ復号器２８Ａおよび２８Ｂに交互に送る。ビタビ復号器はイ ンタリーブされたサンプルシーケンスの最大尤度検出を行ない、下流セレクタ３ ０は検出された２進値をコードワードに再組立し、このコードワードは次にポス トコーダ３２によってポストコーディングされ、デコーダ３４によりデコードさ れ、エラーバーストが存在するかどうかを調べるためＥＣＣデコーダ３６により チェックされる。もしエラーバーストがなければ、デコードされたデータバイト ３８は要求しているプロセスへと送られる。もし１つまたは２つ以上のエラーバ ーストが検出されれば、ＥＣＣプロセス３６はこの発明には直接関係しない訂正 プロセスを開始する。先行技術による磁気記録および再生チャネルの一例が、「 適合可能なデジタル等化を備えるＰＲＭＬサンプリングデータ検出を用いたディ スクドライブ（Disk Drive Using PRML Sampling Data Detection with Digital Adaptive Equalization）」と題された共通の譲受人に譲渡される米国特許第５ ，３４１，２４９号に提供されており、その開示はここに引用により援用される 。 たとえば米国特許第４，７０７，６８１号および共通の譲受人に譲渡される米 国特許第５，２６０，７０３号など、関連の技術文献により率８／９（Ｄ＝０， Ｇ＝４／Ｉ＝４）変調コードの例が提供される。これらの特許は、磁気記録の分 野での率８／９変調コードの使用およびその利点を説明する。コード率が単位元 に近づくにつれ、ユーザのデータ値をエンコードするために必要とされるコード 符号が比較的少なくなるので、コードはより効率的になると思われる。したがっ て、率８／９コードの方が率２／３コードよりも効率的である。同様に、率１６ ／１７コードの方が率８／９コードよりも効率的である。たとえば、率１６／１ ７（＝．９４１）変調コードは、標準の率８／９変調コードに比べて記録密度が 約６％増加する。 率１６／１７変調コードは率８／９変調コードよりも効率的ではあるが、率１ ６／１７変調コードの中にはある欠点を有するものがある。たとえば、読者は、 改良された率１６／１７変調コードの説明に関して、１９９５年６月３０日に出 願され「率１６／１７（ｄ＝０，Ｇ＝６／Ｉ＝７）変調コード（Ａ Rate１６／ １７（ｄ＝０，Ｇ＝６／Ｉ＝７）Modulation Code）」と題された共通の譲受人 に譲渡される同時係属中の米国特許出願連続番号第０８／４９７，１８２号が参 照される（この先行出願はここに引用により援用される）。この先行技術による 方策は極めてうまく働くのだが、率８／９（０，４／４）コードのためには３− ウェイＥＣＣインタリーブが必要なのに対し、これは４−ウェイＥＣＣインタリ ーブを必要とする。必要とされる余分なＥＣＣ剰余バイトによりチャネルのオー バーヘッドが約１％増加するため、改良された率１６／１７変調コードの効率の 利点が、４−ウェイＥＣＣインタリーブ要件によっていくらか無効にされる。ま た、４−ウェイＥＣＣインタリーブはＥＣＣ回路および実現費用を増加させる。 ビタビ復号器２８Ａおよび２８Ｂは各々予め定められた長さのパスメモリを含 むので、すべてのエラーイベントは１つより多くのビットを壊し得る。標準ＰＲ ４プリコーディングおよびＰＲ４ビタビ復号器２８Ａまたは２８Ｂにおいては、 １つのエラーイベントは、ある間隔を占める壊されていないビットにより分離さ れる２つのビットを壊すであろう。したがって、たとえばビタビ復号器２８Ａま たは２８Ｂ内での誤った検出によりビットが壊されると、コードワード全体が壊 されることになり、もしビットエラーがコードワードの境界にたまたままたがっ ていれば、２つのコードワードが壊されてしまうであろう。 図２に例示するように、もし率１６／１７ブロックコードが用いられれば、単 一のビットエラーによって４バイトが壊され得る。したがって、もしコードワー ドの４つのバイトが壊されこの４バイトのコードワードが２つのＥＣＣインタリ ーブにまたがっていれば、ＥＣＣ訂正プロセス３６はこの単一のエラーイベント およびそのビタビ復号器内での結果が２つのバーストエラーを構成するものとみ なすであろうが、２つのバーストエラーの位置付けおよび訂正は単一のバースト エラーのそれよりもはるかに困難である。したがって、適切な率１６／１７変調 コードを選択する際には、単一のビット破壊によってエラー訂正インタリーブに またがるいくつかのバイトの破壊が生じ得るという結果を容認することは合理的 ではない。 図３は、エンコードされていないバイトで率８／９（０，４／４）コードバイ トをインタリーブする、既知の率１６／１７変調コードの１つを図示する。この コードの実際上の欠点の１つは、その特性が（０，１２／８）であり、各インタ リーブが８ビット長であるのに対し最大のゼロランレングスが１２ビット（クロ ックのセルまたは位置）であって、ランレングスが過度に長く、磁気媒体から回 復された信号のデジタルサンプルをとるためのタイミングを制御するサンプリン グループによるタイミングの同期および位相同期の損失が生じ兼ねないという点 である。たとえば、図３においては、もしエンコードされていないデータバイト がすべてたまたま０であり、先行するコードワードの最後の２ビットも０であり 、後行するコードワードの最初の２ビットも０である（いずれの条件も率８／９ （０，４／４）変調コードのコード化制約の範囲内にある）ならば、最大の割込 のないゼロのストリングは１２に等しくなるであろう。 したがって、合理的なゼロランレングス特性を有し３−ウェイインタリーブＥ ＣＣの使用を可能にする、率１６／１７変調コードに対して未解決の要求がこれ まで残っている。 発明の概要および目的 この発明の一般的な目的は、先行技術の限界および欠点を克服する新しい率１ ６／１７（ｄ＝０、Ｇ＝７／Ｉ＝１！）変調コードを提供することである。 この発明のより特定的な目的は、先行技術の限界および欠点を克服するような 態様で、３−ウェイインタリーブＥＣＣしか必要としない一方、合理的なランレ ングス特性を達成するためにコードワードのビットごとのインタリーブおよびバ イトの再順序づけを用いる率１６／１７変調コードを提供することである。 この発明のさらなる目的は、単一のビットエラーに応答して従来の率８／９（ ０，４／４）変調コードにおいて発生するものに近い結果に単一ビットエラーを 制限する率１６／１７変調コードを提供することである。 この発明のまたさらなる目的は、インタリーブ制約を持たない、コードされて いないバイトでビットがインタリーブされた率８／９ＲＬＬ（０，３）変調コー ドワードを含む率１６／１７変調コードを提供することである。 この発明の原理により、３−ウェイＥＣＣインタリーブを有するユーザデジタ ルデータバイトをデータ転送チャネルを通じて転送するための率１６／１７変調 コードを発生するための方法は、 予め定められた態様でバイトの順序を再配置するためユーザデータバイトをシ ャッフルし、Ａ_iＢ_iバイト対を出力するステップと、 予め定められた率８／９変調コードによりＡ_iＢ_iバイト対のＡ_iバイトの８ビ ットをエンコードし、９つのコードビットａ０−ａ８を生成するステップと、 予め定められたビットごとのインタリーブパターンにより、各Ａ_iバイトの９ つのコードビットａ０−ａ８を各Ｂ_iバイトの８つのエンコードされていないビ ットでインタリーブし、率１６／１７変調コードを発生するステップとを含む。 この発明のこれらのおよび他の目的、利点、局面および特徴は、添付した図面 に関連して示される好ましい実施例の以下の詳細な説明を考慮するとより完全に 理解されるであろう。 図面の簡単な説明 図１は、従来のＰＲＭＬ磁気記録および再生チャネルの概略ブロック図である 。 図２は、多数のコードワードおよびＥＣＣインタリーブにまたがって伝搬し、 それによってＥＣＣプロセスに多数のバーストエラー状態を示す、単一エラーイ ベントの図である。 図３は、所望のゼロランレングス特性よりも短いランレングス特性を有する先 行技術の率１６／１７（０，１２／８）変調コードの図である。 図４は、この発明の原理による率１６／１７変調コードの実現を示すグラフの 組である。 図５は、この発明の原理を組入れる磁気記録チャネルのためのエンコーディン グプロセスのブロック図である。 図６は、この発明の原理を組入れる図５のエンコーディングプロセス内でのビ ットごとのインタリーブプロセスのブロック図である。 図７は、この発明の原理を組入れる図５に示す磁気記録チャネルのためのデコ ーディングプロセスのブロック図である。 好ましい実施例の詳細な説明 この発明を理解するためには、図１のビタビ復号器２８Ａおよび２８Ｂが実際 には２つの独立したチャネルであることが理解されねばならない。したがって、 ビタビ復号器２８の一方がエラーを起こせば、それは１つのチャネル内で発生す るのであり、両方のチャネルで発生するのではない。たとえば、もしすべての偶 数ビットが一方のチャネル内にあり、すべての奇数ビットが他方のチャネル内に あれば、一方のチャネル内の偶数ビットストリーム内でエラーイベントが発生し 、その位置がコードワード境界にまたがっていたとしても、一方のチャネル内の 偶数ビットストリーム内でのみデータが破壊され、他方のチャネル内では破壊さ れないであろう。 合理的なゼロランレングス特性を有しかつ３−ウェイインタリーブＥＣＣの使 用を可能にする所望の率１６／１７変調コードを実現するため３つの基本的ステ ップが実行される。第１に、コードワードはビットごとのベースでインタリーブ される。第２にインタリーブされるコードワードは一定の所望の特性を有さねば ならない。第３にバイトの再順序付けが実行される。 一旦ビットごとのエンコーディングが構想されれば、コードワードを選択せね ばならない。考え得る候補の１つは、新しい率１６／１７変調コードを生成する エンコードされていないコードワード（たとえばバイト）によって、ビットごと のベースで、共通の譲受人に譲渡された米国特許第５，２６０，７０３号に記載 される率８／９ＲＬＬ（０，４／４）コードによるコードワードをインタリーブ することである。 （０，４／４）コードにおいては、０は、連続したもの（遷移するセル）の間 の０（遷移しないタイミングセルまたはユニット）の最小数を特定し、１番目の ４が連続したものの最大数を特定し、２番目の４がインタリーブ内のセルの最大 数を特定する。もし、Ａが率８／９（０，４／４）コードワード（９ビット）の ビットを表わし、Ｕがエンコードされていないコードワード（８ビット）のビッ トを表わすのであれば、図４のグラフＡは新しい率１６／１７変調コードによる ビットごとにインタリーブされた３つのコードワードを図示する。 図４のグラフＡに図示される新しいコードにおいては元の（０，４／４）コー ドのグローバルランレングス制約のみが重要であることが当業者には理解される であろう。したがって、ＲＬＬ（０，３）コードの使用にはある利点があるだろ う。インタリーブ制約は除去されたので、グローバルランレングス制約をより厳 しくすることによって（０，３）コードの利益になる。また、（０，３）エンコ ーダ／デコーダは上に引用した米国特許第５，２６０，７０３号に記載される（ ０，４／４）エンコーダ／デコーダよりも構造上簡単であり、このように簡素化 が高められることによって、新しいインタリーブ／インタリーブ解除（デインタ リーブ）回路によって生じる若干の複雑性の増加の相殺が助けられるであろう。 エンコードされていないワードが常に０の場合、すなわちＵ＝０の場合に、最 悪の０のランが発生すると考えられる。最大ゼロランレングスは３であるからエ ンコードされたコードワード（Ａビット）内の０となり得る連続したビットは最 大でも３つしかないので、新しいコードにおける０の最大グローバルランレング スは７である。図４のグラフＢに図示するように、４つのエンコードされていな い０が３つのエンコードされた０でインタリーブされるとき、これが発生する。 コードの各インタリーブ内の０の最大ランは１１であり、やはり図４のグラフＢ に図表化されているように、同一のインタリーブ内で８つのエンコードされてい ない０が３つのエンコードされた０とつなげられるときにこれが発生し得る。し たがって、新しい率１６／１７変調コードは、（ｄ＝０，Ｇ＝７／Ｉ＝１１）と いう所望の特性を有する。 部分応答クラスIV（ＰＲ４）は図１に示す２つのインタリーブビタビ復号器２ ８Ａおよび２８Ｂを使用しているという事実のため、通常、奇数ビットインタリ ーブおよび偶数ビットインタリーブの両者において同時にエラーは発生しないの で、ビットごとのインタリーブは効果的である。したがって、奇数ビットストリ ームおよび偶数ビットストリームは比較的独立している。コードワード境界にま たがりしかも両方のインタリーブで同時に発生するようなエラーイベントは極め て考えにくい。両方のインタリーブにおけるまたがるイベントという起こりにく いイベントの場合には、４つのバイトが破壊されるであろう。 新しい率１６／１７ＲＬＬ（０，７／１１）変調コードとともに３−ウェイイ ンタリーブＥＣＣが適切に働くため、偶数バイトおよび奇数バイトのエンコード （率８／９）とビットをビットごとにインタリーブして結果としてコードワード にすることとを互い違いに行なうため以下のステップが実行される。 １．エンコードされていない入来ユーザバイトＵ₀Ｕ₁Ｕ₂Ｕ₃Ｕ₄Ｕ₅Ｕ₆Ｕ₇などは シャッフルされて、Ｕ₀Ｕ₁Ｕ₃Ｕ₂Ｕ₄Ｕ₅Ｕ₇Ｕ₆などとなる。 （このシャッフルパターンは３−ウェイＥＣＣインタリーブに適用される。４− ウェイＥＣＣインタリーブは異なったシャッフルパターンを有するであろう。） ２．シャッフルされたバイトは次に以下のように選択的にエンコードされる。 Ａ₀Ｂ₀｜Ａ₁Ｂ₁｜｜｜Ａ₂Ｂ₂｜Ａ₃Ｂ₃｜｜｜… ただし、Ａ_iは率８／９ＲＬＬ（０，３）のエンコードされたバイトを表わし 、Ｂ_iはエンコードされていないバイトを表わす。 ３．選択的にエンコードされたＡ_iＢ_iコードワードは次にビットごとにインタリ ーブされ以下のシーケンスとなる。 ａｂａｂａｂａｂａｂａｂａｂａｂａ｜ａｂａｂａｂａｂａｂａｂａｂａｂａ ｜ａｂａｂａｂａｂａｂａｂａｂａｂａ｜ａ… Ｕ₀、Ｕ₁などはコントローラ１０２からのユーザバイトのシーケンスであり、 Ａ₀、Ａ₁などは８／９エンコーダ１１６からの率８／９ＲＬＬ（０，３）のエン コードされたバイトであり、Ｂ₁、Ｂ₂などはエンコードされていないユーザバイ トであり、Ａ_i、Ｂ_iバイトの対は、以下に図５に関連して説明する、ビットごと のインタリーブプロセス１３０内でビットごとにインタリーブされることが理解 されねばならない。 ＰＷ５０／Ｔ＜（約）２．２でのＰＲ４検出から得られる典型的なバイトエラ ーシーケンスは、Ｂ₀Ａ₁、Ａ₀Ｂ₁、Ａ₀Ｂ₁Ａ₂、Ｂ₁Ａ₂およびＡ₁Ｂ₂Ａ₃である。 コードワードＡ₀Ｂ₀、Ａ₀Ｂ₁、Ａ₁Ｂ₁およびＡ₂Ｂ₂でのエラーシーケンスが図４ のグラフＣに図示される。グラフＣにおいて、もしエラーがＡ₀Ｂ₀コードワード の最後のビット位置で発生しかつＢ₁バイトがすべて０を含んでいれば、エラー がＡ₁Ｂ₁コードワードをわたって伝搬し、図４Ｃの２つの矢印で図示される位置 のＡ₂Ｂ₂コードワードの一番目のビットを破壊することがあり得る。各場合にお いて結果として得られるデコードされたＵ_iシーケンスを調べることによって、 これらのエラーシーケンスがＥＣＣインタリーブあたり１バイトより多くは決し て破壊しないことがわかる。ある興味深いエラーの例は、Ａ_iＢ_i+1Ａ_i+2であり 、ここで、ＥＣＣインタリーブ０および２はエラーＡ_iおよびＢ_i+1破壊され、イ ンタリーブ１はエラーＡ_i+2で破壊される。しかし、両方の（ビタビチャネル） インタリーブが同時に破壊されるというより可能性の低い例においては、最悪の 場合４バイトが破壊されるであろう。ほとんどの場合、３バイトしか悪影響を受 けないであろう。 図５および図７はそれぞれ、ＰＲＭＬ磁気記録チャネル内のエンコードパスお よびデコードパスの関係のある部分を示す。ディスクチャネルが図示されている が、テープチャネルもこの発明の企図内にある。磁気記録チャネルが動作可能に 取付られる、デジタルコンピュータ（図示せず）などのソースから、データコン トローラ１０２へユーザデータバイトが受取られる。ユーザデータバイトの１つ または２つ以上のブロックが回転磁気ディスク１３２などの磁気記憶媒体へ記録 されるエンコード動作の間に、３つのＥＣＣインタリーブの各々にたとえばＥＣ Ｃ剰余バイトを付け加える、ＥＣＣエンコーダを通じて、コントローラ１０２が ユーザバイトを送り、各データブロックおよびそれに付け加えられたＥＣＣ剰余 バイトをたとえば４ビットのニブルのストリームとして出力し、これらは直並列 変換器１０４内でたとえば１６ビットのワードへと累積される。パス１０６を介 してアサートされるインターフェイスワードクロックにより、累積されたワード が変換器１０４からクロックアウトされる。次にデータ・ランドマイザ１０８が 既知の態様で１対１マッピングにおいてユーザバイトをランダム化し、再発する データパターンを取り除き、より均一にランダム化されたシーケンスを次のエン コーディングプロセスへ与える。データ・ランドマイザ１０８は、パス１１０を 通じてアサートされるＷＲＩＴＥ＿ＥＮＡＢＬＥ制御によって可能化される。 データ・ランドマイザ１０８からの１６ビットのワード出力は、２つのバイト 幅のパスに分割され、その各々が２つのマルチプレクサ１１２および１１４に入 力として供給され、２つのマルチプレクサはともに上に説明したようにバイトを Ｕ０、Ｕ１、Ｕ２、Ｕ３…などからＵ０、Ｕ１、Ｕ３、Ｕ２…などにシャッフル する。マルチプレクサ１１２により選択されたシャッフルされたバイトは次に８ ／９ＲＬＬ（０，３）エンコーダ１１６へ送られ、エンコーダ１１６は各８ビッ トバイトを９つのビットにエンコードし、これは９つの高次コード化されたビッ ト［８：１７］としてパス１１８に出力される。マルチプレクサ１１４により選 択されたシャッフルされたバイトは８つの低次のエンコードされていないビット としてパス１１８へ出力される。マルチプレクサ１１２および１１４を制御する ために、パス１２０上でのバイトシャッフル制御が行なわれる。バイトシャッフ ル制御は、図５に図示するように接続された２つのＤフリップ−フロップ１２２ および１２４、ならびにフィードバックインバータ１２６を含む論理アレイによ って発生される。レジスタ１２２および１２４は、パス１２８上のワードクロッ ク信号によってクロックされ、パス１１０上の書込＿可能化信号によってクリア される。 １７ビットのシャッフルされたワードは次に図６に機能的に示されるビットご とのインタリーブ回路１３０に印加される。ビットごとのインタリーブ回路１３ ０は、入来する１７ビットワードのビットをインタリーブして図４のグラフＡに 図示するビットごとにインタリーブされたコードワードにする。次に、並直列変 換器１３１がビットごとにインタリーブされたコードワードを各々シリアルビッ トストリームに変換し、これは適切な書込前置補償／ドライバ／ヘッド選択回路 を介して記録素子１３４へ供給され、記録素子１３４はビットストリームを従来 の電流飽和記録技術によってディスク１３２などの磁気記憶媒体に書込む。 図７を参照して、再生の間、（磁気抵抗性読出素子を含んでもよい）磁気トラ ンスデューサ素子１３４が記録されたビットストリームを表わす磁束パターンを 読出す。前置増幅器１３６はアナログ信号を前もって増幅する。次にアナログデ ジタル変換器１３８などのサンプラが同期的にアナログ信号をサンプリングし、 別個のサンプルのシーケンスを生成する。ＰＲ４スペクトルなどへの等化がサン プラの上流またはサンプラの下流で発生する（または、「適合可能なデジタル等 化を備えるＰＲＭＬサンプリングデータ検出を用いたディスクドライブ」と題さ れた共通の譲受人に譲渡される米国特許第５，３４１，２４９号の教示のように 両方の場所で発生する。この特許の開示はここに引用により援用される）。ＦＩ Ｒフィルタなどのデジタル等化器１４０が図７に図示される。ビタビ復号器１４ ２は、図１に示すような復号器２８Ａおよび２８Ｂのような２つの内部ビタビ復 号器を含む。 ビタビ復号および２つのビタビインタリーブの合併に続いて直並列変換器１４ ４が得られたデータストリームを１７ビットのコードワードに変換する。次に、 ビットごとのインタリーブプロセス１３０のプロセスの逆として、ビットごとの インタリーブ解除プロセス１４６が続く。こうして得られたデータワードは、Ａ_i Ｂ_iバイトを含み、そのうち率８／９のエンコードされたＡ_iバイトは次に８／ ９デコーダ１５０へ送られ、一方、エンコードされていないＢ_iバイトはデコー ドされない。次に、バイトシャッフラ１１１の逆として動作するバイトデシャッ フラ１５２内で、得られた１６ビットのＵ_iおよびＵ_i+1バイトがシャッフル解除 され、次にデータ・ランドマイザ１０８の逆として動作するデータデランドマイ ザ１５４内でランダム化解除され、スクランブルのかかっていないユーザバイト が提供される。次にユーザバイトは並直列変換器１５０内でたとえば４ビットの ニブルに変換され、３つのＥＣＣインタリーブの各々に付け加えられたＥＣＣ剰 余バイトを回復しチェックするためのＥＣＣデコーダを含むコントローラ１０２ へ送られる。もしエラーが発見されなければ、要求しているプロセスへバイトを すぐに送ることができる。 以下に率８／９（０，３）エンコーダ１１６を実現するための論理式のＶｅｒ ｉｌｏｇプログラミング言語での記述を示す（ここで得られるブロックコードは 以下のワードを含まない：１１１１１１１１１、１０１０１０１０１、０１０１ ０１０１０、００１００１００１、０１００１００１０、なお「＆」＝ＡＮＤ、 「｜」＝ＯＲ、「＾」＝ＸＯＲ、および「！」＝ＮＯＴの論理演算である。 以下は率８／９（０，３）ブロックコードデコーダ１５０を実現するための論 理式のＶｅｒｉｌｏｇプログラミング言語での記述である。 さてこの発明の実施例をこうして説明してきたのであるから、この発明の目的 が完全に達成されたことが理解され、この発明の精神および範囲を逸脱すること なくこの発明の構成における多くの変更ならびに大きく異なった実施例および応 用例がそれ自体示唆されることが当業者には理解されるであろう。ここでの開示 および説明は純粋に例示的なものであり、いかなる意味においても限定的なもの を意図するのではない。

Claims (1)

1. 【特許請求の範囲】 １．３−ウェイＥＣＣインタリーブを有するユーザデジタルデータバイトをデー タ転送チャネルを通じて転送するための率１６／１７変調コードを発生するため の方法であって、 予め定められた態様でバイトの順序を再配置するためユーザデータバイトをシ ャッフルし、Ａ_iＢ_iバイト対を出力するステップと、 予め定められた率８／９変調コードによりＡ_iＢ_iバイト対のＡ_iバイトの８ビ ットをエンコードし、９つのコードビットａ０−ａ８を生成するステップと、 予め定められたビットごとのインタリーブパターンにより、各Ａ_iバイトの９ つのコードビットａ０−ａ８を各Ｂ_iバイトの８つのエンコードされていないビ ットでインタリーブし、率１６／１７変調コードを発生するステップとを含む、 率１６／１７変調コードを発生するための方法。 ２．発生された率１６／１７変調コードをシリアルビットストリームに変換し、 シリアルビットストリームを磁気データ記憶媒体上に記録するステップをさらに 含む、請求項１に記載の率１６／１７変調コードを発生するための方法。 ３．シャッフリングステップの前に既知の態様でユーザデータバイトのビットを ランダム化するステップをさらに含む、請求項１に記載の率１６／１７変調コー ドを発生するための方法。 ４．エンコーディングステップは、インタリーブ制約を含むことなく、Ａ_iバイ トを率８／９ＲＬＬ（０，３）変調コードでエンコードするステップを含む、請 求項１に記載の率１６／１７変調コードを発生するための方法。 ５．記録された情報を回復するため、磁気データ記憶媒体から、記録されたシリ アルビットストリームを再生するステップと、 記録された情報を予め定められた部分応答スペクトルに等化するステップと、 同期サンプルを生成するため、記録された情報を同期サンプリングするステッ プと、 ２つのインタリーブビタビ復号器を通って同期サンプルを送り、記録された情 報の最大尤度評価を提供し、最大尤度評価を回復されたコードワードと合併させ るステップと、 ビットごとのインタリーブステップの逆に、回復されたコードワードをビット ごとにインタリーブ解除し、Ａ_iＢ_iの回復されたバイト対を生成するステップと 、 率８／９変調コードの逆により、各バイト対の回復されたＡ_iバイトをデコー ドし、デコードされたＡ_iバイトを提供するステップと、 予め定められた態様でバイトの順序を再配置するステップの逆により、Ａ_iＢ_i のデコードされたバイト対をシャッフル解除し、回復されたバイトを提供するス テップとをさらに含む、請求項２に記載の率１６／１７変調コードを発生するた めの方法。 ６．付け加えられたＥＣＣ剰余バイトを回復しチェックするため３−ウェイイン タリーブＥＣＣを通じて回復されたバイトを送り、回復されたバイト内にエラー が存在するかどうかを決定するステップをさらに含む、請求項５に記載の率１６ ／１７変調コードを発生するための方法。 ７．記録された情報を回復するため、磁気データ記憶媒体から、記録されたシリ アルビットストリームを再生するステップと、 記録された情報を予め定められた部分応答スペクトルに等化するステップと、 同期サンプルを生成するため、記録された情報を同期サンプリングするステッ プと、 ２つのインタリーブビタビ復号器を通じて同期サンプルを送り、記録された情 報の最大尤度評価を提供し、最大尤度評価を回復されたコードワードと合併する ステップと、 ビットごとのインタリーブステップの逆に、回復されたコードワードをビット ごとにインタリーブ解除し、Ａ_iＢ_iの回復されたバイト対を生成するステップと 、 率８／９変調コードの逆により、各バイト対の回復されたＡ_iバイトをデコー ドし、デコードされたＡ_iバイトを提供するステップと、 予め定められた態様でバイトの順序を再配置するステップの逆により、Ａ_iＢ_i のデコードされたバイト対をシャッフル解除するステップと、 シャッフル解除されデコードされたＡ_iＢ_iバイト対を、既知のランダム化の 態様の逆に、ランダム化解除し、回復されたバイトを提供するステップとをさら に含む、請求項３に記載の率１６／１７変調コードを発生するための方法。 ８．付け加えられたＥＣＣ剰余バイトを回復しチェックするため、３−ウェイイ ンタリーブＥＣＣを通じて回復されたバイトを送り、回復されたバイト内にエラ ーが存在するかどうかを決定するステップをさらに含む、請求項７に記載の率１ ６／１７変調コードを発生するための方法。 ９．ａｂａｂａｂａｂａｂａｂａｂａｂａ｜ａｂａｂａｂａｂａｂａｂａｂａｂ ａ｜ａｂａｂａｂａｂ…、ただし「ａ」は、データバイトＡ_iからエンコードさ れた率８／９（ｄ＝０，ｋ＝３）ランレングス限定９ビットコードワード内のビ ット位置を表わし、「ｂ」はエンコードされていない８ビットデータバイトＢ_i 内のビット位置を表わし、データバイトＡ_iおよびＢ_iは元の入来バイトの順序か ら再順序付けされている、ビットごとのインタリーブシーケンスを含む磁気記録 チャネルのための率１６／１７（ｄ＝０，Ｇ＝７／Ｉ＝１２）変調コード。 １０．３−ウェイＥＣＣインタリーブを有するユーザデジタルデータバイトをデ ータ転送チャネルを通じて転送するための率１６／１７変調コードを発生するた めの変調コードエンコーダであって、 予め定められた態様でバイトの順序を再配置するためユーザデータバイトをシ ャッフルし、かつ、Ａ_iＢ_iバイト対を出力するためのシャフラと、 ９つのコードビットａ０−ａ８を生成するため、予め定められた率８／９変調 コードによりＡ_iＢ_iバイト対のＡ_iバイトの８ビットをエンコードするためのバ イトエンコーダと、 率１６／１７変調コードを発生するため、予め定められたビットごとのインタ リーブパターンにより、各Ａ_iバイトの９つのコードビットａ０−ａ８を各Ｂ_iバ イトの８つのエンコードされていないビットでインタリーブするためのインタリ ーブ回路とを含む、変調コードエンコーダ。 １１．発生された率１６／１７変調コードをシリアルビットストリームに変換す るための並直列変換器と、シリアルビットストリームを磁気データ記憶媒体に記 録するための記録チャネルとをさらに含む、請求項１０に記載の変調コードエン コーダ。 １２．既知の態様でユーザデータバイトのデータパターンをランダム化するため 、シャフラの前にユーザデータバイトのビットをランダム化するためのデータ・ ランドマイザをさらに含む、請求項１０に記載の変調コードエンコーダ。 １３．バイトエンコーダは、率８／９ＲＬＬ（０，３）変調コードによりＡ_iバ イトをエンコードする、請求項１０に記載の変調コードエンコーダ。 １４．記録された情報を回復するため、磁気データ記憶媒体から記録されたシリ アルビットストリームを再生するための、記録チャネルに接続された、変調デコ ーダと、 記録された情報を予め定められた部分応答スペクトルに等化するための等化回 路と、 同期サンプルを生成するため、記録された情報を同期サンプリングするための 同期サンプラと、 記録された情報の最大尤度評価を提供し、最大尤度評価を回復されたコードワ ードと合併するため、同期サンプルが通る２つのインタリーブビタビ復号器と、 Ａ_iＢ_iの回復されたバイト対を生成するため、インタリーバによって実行され たビットごとのインタリーブ機能の逆に、回復されたコードワードをビットごと にインタリーブ解除するためのデインタリーブ回路と、 デコードされたＡ_iバイトを提供するため、率８／９変調コードの逆により、 各バイト対の回復されたＡ_iバイトをデコードするためのデコーダと、 回復されたバイトを提供するため、予め定められた態様でバイトの順序を再配 置するステップの逆により、Ａ_iＢ_iのデコードされたバイト対をシャッフル解除 するためのデシャッフラとをさらに含む、請求項１０に記載の変調コードエンコ ーダ。 １５．３−ウェイインタリーブＥＣＣをさらに含み、付け加えられたＥＣＣ剰余 バイトを回復しチェックするため回復されたバイトがそこを通り、回復されたバ イト内にエラーが存在するかどうかが決定される、請求項１３に記載の変調コー ドエンコーダ。 １６．シャッフラ回路は、入来するユーザバイトＵ₀Ｕ₁Ｕ₂Ｕ₃Ｕ₄Ｕ₅Ｕ₆Ｕ₇…を シャッフルして、Ｕ₀Ｕ₁Ｕ₃Ｕ₂Ｕ₄Ｕ₅Ｕ₇Ｕ₆…とし、 ダはシャッフルされたバイトをコードワードＡ₀Ｂ₀｜Ａ₁Ｂ₁｜｜｜Ａ₂Ｂ₂｜Ａ₃ Ｂ₃｜｜｜…へと選択的にエンコードし、ただし、Ａ_iは９ビットの率８／９ＲＬ Ｌ（ｄ＝０，ｋ＝３）のエンコードされたシンボルを表わし、Ｂ_iはエンコード されていないバイトを表わし、インタリーブ回路はコードワードをビットごとに インタリーブして以下のシーケンス、ａｂａｂａｂａｂａｂａｂａｂａｂａ｜ａ ｂａｂａｂａｂａｂａｂａｂａｂａ｜ａｂａｂａｂａｂａｂａｂａｂａｂａ｜ａ …とし、ただし、「ａ」はエンコードされた９ビットのシンボルＡ_i内のビット 位置を表わし、「ｂ」はエンコードされていない８ビットのデータバイトＢ_i内 のビット位置を表わす、請求項１０に記載の変調コードエンコーダ。